Устройство для табличной реализации многоместных логических функций

(ИР (И) СОЮЗ СОВЕТСКИХСОЦИАЛИСТИЧЕСНИХ СПУБЛИН кюа 06 Г 1 У ПИСАНИЕ ИЗОБРЕТЕН АВТОРСНОМУ ТЕЛЬСТ.К ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОГНРЬГГИЙ(71) Ленинградский ордена Лениполитехнический институт им. Млинина(56) 1, Патент США й 4092730,кл. О 06 Г 15/00, опублик. 19782. Авторское свидетельство Си 64 озоо, кл. с 06 г 1 У 00, 197(54)(57) 1,УСТРОЙСТВО ДЛЯ ТАБЛИЧНОЙ РЕАЛИЗАЦИИ МНОГОМЕСТНЫХ ЛОГИЧЕСКИХ ФУНКЦИЙ, содержащее блок памяти, выход которого подключен к информационным входам регистра операнда и регистра команд, информационный. вход подключен к первому входу устройства, а адресный вход - к выходу коммутатора адреса, первый информационный вход ксторого подключен к второму входу устройства, второй информационный вход - к выходу адреса первого операнда регистра команд, третий и чет.- вертый информационные входы коммутатора адреса соединейы с выходом адреса второго операнда регистра команд и третьим входом устройства соответственно, выходы младших разрядов регистра операнда соединены с пятым информационным входом коммутатора адреса, шестой информационный вход которого соединен с выходом номера сегмента регистра команд,.о т л ич а ю щ е е с я тем, что, с целью. повышения производительности устрой ства, оно дополнительно содержит1блок микропрограммного управления, группу элементов ИЛИ,коммутатор разрядов данных и триггер результата, причем выход кода операций регистра команд подключен к входу блока микропрограм.много управления, первый, второй, третий, четвертый и пятый выходы которого подключены соответственно к управляющим входам регистра команд, коммутатора адреса, регистра операнда, блока памяти .и триггера результата, выход которого подключен к выходу устройства, а установочный вход - к выходу коммутатора разрядов данных, информационный вход которого соединен с выходом блока памяти,выходы старших разрядов регистра опе. ранда подключены к первым входам элементов ИЛИ группы, вторые входы которых соединены с выходом адреса таблицы в сегменте, выходы элементов ИЛИ группы подключены к седьмому информационному входу коммутатора адреса, выход номера разряда регистра команд соединен с управляющим входом коммутатора разрядов данных.2. Устройство по п.1, о т л ич а ю щ е е с я тем, что блок микропрограммного управления содержит блок памяти микропрограмм, регистр микрокоманд, регистр адреса микро- команд, генератор тактовых импульсов и шесть элементов И, причем выходы .первого и второго элементов И подключены к первому и .второму управляющим входам регистра адреса микро- команд, первая группа выходов регистра микрокоманд соединена с первым информационным входом регистра адреса микрокоманд, второй информационный1019155 35 вход которого соединен с входомблока, а выход " с адресным входомблока памяти микропрограмм, управляющий вход которого соединен с первым. выходом генератора тактовых импульсов,второи выход которого соединен суправляющим входом регистра микрокоманд, информационный вход которогосоединен с выходом блока памяти микропрограмм, вторая группа выходоврегистра микрокоманд соединена свторым выходом блока, третий выходгенератора тактовых импульсов соединен с первыми входами первого, второИзобретение относится к вычислительной и управляющей технике.Мини и микро-ЭВИ находят широкое применение в системах управления технологическими процессами и про мышленными установками. Основные преобразователи при этом выполняются в арифметика-логическом устройстве, приспособленном для выполнения двухместных ариФметических операций с , 10 многозарядными переменными, а также двухместных поразрядных логических операций. Однако при реализации алгоритмов управления часто возникает задача выполнения многоместных ло гических функций и систем функций от нескольких двоичных переменных, упакованных в одно слово и образующих вектор двоичных переменных. Функции эти могут отличаться большим раз нообразием и изменяться как по виду, так и по числу аргументов от. задачи к задаче. Поэтому использование комбинационных схем с жесткой структурой программируемых логических матриц ли бо Функциональных преобразователей на основе. ПЗУ оказывается неэффектив ным.Известен процессор данных, содержащий обрабатывающее ПЗУ и стек для хранения промежуточных результатов, содержащий ПЗУ для логической обработки 1 .Недостатком его является необхо-димость использования сравнительно дорогого дополнительного блока ПЗУ с обрамлением, что снижает зкономичго, третьего, четвертого и пятогоэлементов И, четвертый выход генератора тактовых импульсов подключенк первому входу шестого элемента И,выход которого подключен к четвертому выходу блока, третья группавыходов регистра микрокоманд подключена к вторым входам первого, второго, третьего, четвертого, пятого ишестого элементов И, выходы третьего,четвертого и пятого элементов Иподключены соответственно к первому, третьему и пятому выходамблока,ность устройства. Кроме того, программирование ПЗУ для настройки егоприменительно к решению различныхзадач является более трудоемкой операцией, чем программирование ОЗУ. Известно устройство хранения и преобразования информации, в котором обеспечивается табличная реализация поразрядных двухместных логических функций в накопителе ОЗУ 2Однако для реализации многоместных логических функций ат вектора двоичных переменных при использовании этого устройства также потребуется программный метод на основе команд условного перехода, недостатком которого является сложность программирования, большой обьем программ и констант, необходимых для выделения переменных и вычисления логических Функций и низкая производительность,С целью устранения этих недостатков предлагается использовать устройство, обеспечивающее реализацию многоместных логических Функций от вектора двоичных переменных на основе таблиц, хранимых в накопителе блока памяти. Это способствует повышению экономичности, так как основу составляют наиболее дешевые, надежные и технологичные элементы - запоминающие элементы единого блока памяти, используемого и для других целей (хранение программ, констант данных). Кроме того, хранение таблиц1955 . 4 Цель изобретения - повышение про" изводительности устройства.Поставленная цель достигается тем, что устройство для табличной реализации многоместных логических функций, содержащее блок памяти, выход которого подключен к.ииформа" ционным входам регистра операнда и регистра команду информационный вход подключен к первому входу устройства, а адресный вход - к выходу коммутатора адреса, первый информационный вход которого подключен к второму входу. устройства, второй .ин.формационный вход - к выходу адреса первого операнда регистра команд, третий и четвертый информационные входы коммутатора адреса соединеныс выходом адреса второго операнда регистра команд и третьим входом .устройства соответственно, выходы младших разрядов регистра операнда. Соединены с пятым информационным вхо" дом коммутатора адреса, шестой .инФормационный вход которого соедйнен . с выходом номера сегмента регистра команд, дополнительно содержит блок микропрограммиогоуправления,груупу злементовИЛИ;коммутатор разрядов дан-, ных и триггер результата, причем выход кода операций регистра команд подключен ( входу. блока микропрограм.- много управления;первый, второй,тре" :тий, четвертый и пятый выходы которого подключены соответственно к управляюцим входам регистра команд, коммутатора адреса, регистр операнда, блока памяти и триггера результата, выход которого подключен к выходу . устройства, а установочный входк выходу коммутатора разрядов данных, информационнйй вход которого соединен с выходом блока памяти, выходы старших разрядов регистра операнда подключены к первым входам элементов ИЛИ группы, вторые входы которых соединены с выходом адреса таблицы 45 50 55 З 1 О в блоке памяти позволяет легко их из менить, Смена таблиц менее трудоем-. ка, чем изменение программ при программной реализации логических функ" ций. Предлагаемое устройство обеспе,чивает реализацию функций с помощью одной .команды, выполняемой за два. обращения к блоку памяти, что сущестенно повышает йроизводительность в сравнении с программным способом. в сегменте, выходы элементов ИЛИгруппы подключены к седьмому информационному входу коммутатора адреса,Выход номера разряда регистра команд соединен с управляющим входомкоммутатора разрядов данных.Блок микропрограммного управлениясодержит блок памяти микропрограмм,регистр микрокоманд, регистр адреса 10 микрокоманд, генератор тактовых импульсов и шесть элементов И, причемвыходы первого и второго элементов Иподключены к первому и второму управ:ляющим входам регистра адреса микроко 15 манд, первая группа выходов регистрамикрокоманд соединена с .первым информационным входом регистра адреса микрокоманд, второй информационный входкоторого соединен с-входом блока,. а 0 выход - с адресным входом блока памяти микропрограмм, управляющий входкоторого соединен с первым выходомгенератора тактовых импульсов, второй выход которого соединен с управ ляющим входом регистра микрокоманд,информационный вход которого соединенс выходом блока памяти микропрограмм,вторая группа выходов регистра микрокоманд соединена с вторым выходомблока, третий выход генератора тактовых импульсов соединен с первымивходамн первого, второго, третьего,четвертого и пятого элементов И,четвертый. выход генератора таковыхимпульсов подключен к первому входу 35шестого элемента И, выход которогоподключен к четвертому выходу бюка, третья группа выходов регистрамикрокоманд подключена к вторым входам.первого, второго, третьего, четвертого, пятого .и шестого элементовИ, выходы третьего, четвертого н пятого элементов И подключены соответственно к первому, третьему и пятому выходам блока.На фиг.3 показана функциональная схема предлагаемого устройства; на фиг.2 - пример реализации коммутатора адреса; на фнг 3 " пример реализации коммутатора разрядов данных; на фиг.М - функциональная схема генератора тактовых импульсов; на фиг,5 " временная диаграмма работы устройства; на фиг,б - преобразования, связанныес фюрмированием адреса.Устройство содержит блок 1 памяти с выходом 2, адресным входом 3, управляющим входом 4 и информационнымсегменте. Сегмент выбиоается кодомС 28 оХ 2 т СВОУуПрит" 6: ЧЬГ 6:13=2 в 74000 7 в 246 Ю)при М т 5 УГ 5:131 Ь-7747 Х 227524 322,7160 г 1)8 последнем случае код У 1 Ь можетуказывать положение одной из 32таблиц трехместной логической функции.Таким образом, код У 1 в Формйтекоманды и группа 31 элементов ИЛИобеспечивают. адресацию таблиц функций от различного числа переменныхпри "упаковке" этих таблиц в сегменте из 256 ячеек.Следует отметить, что при в,8старше 8 - еб разрядов в ре тре 256 операнда содержит нули. А в кодеУ (5:1) могут быть отличными отнуля толька те разряды, которые со"ответствуют "отсутствующим" в регистре 6 двоичным переменным старшихразрядов.Работу устройства при выполнениикоманды реализации многоместной логи-.ческой функции рассмотрим на примере,используя иллюстрацию преобразований,связанных с формированием адреса и выделением разряда считанного слова изсегмента таблиц, представленную нафиг.6.Пусть требуется реализовать трех"местную функцию:ХЕ Х 2 Е.Пусть код вектора 1 х, х , х,)хранит-, ся в ячейке с адресом А 1, Допустим,что блок 1 памяти имеет емкость,М,= 4 К и для хранения таблиц реализуемых Функций используется последний сегмент, .содержащий 256 ячеек сдвоичными адресами: (111.100.000.000)(111.111.111.111),Таблица реализуемой функции занимает 8 ячеек. Допустим, что для еехранения используется 17-ый разрядвыделенного сегмента. В этом разряде,256 бит, и могут быть размещены идругие таблицы. Пусть под таблицу ре- .ализуемой Функции в выбранном сегмен-.те выделены 8 ячеек с номерами:(11.000), ,(11.111). На фиг.6 схематически показано положение таблицы в накопителе блока 1 памяти.В поле 14 команды должен быть ука эан код адреса таблицы реализуемой функции Г в выделенном сегменте иэ 256 ячеек. В нашем случае это код номера восьмерки ячеек (одной иэ 32-ух).8 соответствии с принятым местом положения таблицы.1 Ь (5:1) = 000 И.В поле У команды должен быть указан код йомера сегмента из 256 ячеек, который использован для хранения таблиц. При числе разрядов этого поля е = 2 можно указать 4 различных сегмента, Поскольку для записи таблицы функции Г использован последний. сегмент с номером 11, то У 1 (2:1)=11.8 поле У 14 команды указывается код номера разряда, в котором записана таблица. И нашем примере это код 17-го разряда: У 14 = 10001.Поскольку приняТо, что для хранения таблиц отводится "конец" накопителя, то фиксированный код на входе 28: СВ 2:1 = 11. Этот код определяет область памяти в примере емкостью 1 К , в которой могут быть выделены сегменты по 256 ячеек для хранения таблиц.Рассмотрим эффект, связанный с повышением производительности. При программном способе реализации вычисление функции от 6-и аргументов потребуется при "распаковке" аргументов не менее 6 команд, каждая иэ которых потрерует не менее 3-х обращений к ОЗХ, при вычислении Функции потребуется не менее 6-и команд условного перехода, выполнение каждой иэ которых потребуется не менее 2-х обращений к ОЗУ.Таким образом, время вычисления шестиместной функции можно предста-. вить так:ь (+) Тогде То - время цикла обращения к ОЗУ.8 предлагаемом устройстве выполнение команды реализации шестиместной логической. Функции, включая выборкд команды, потребует1