Микропроцессор с контролем

СООЗ ССВЕТСНИХОсОтатттитттРЕСПУБЛИК ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙОПИСАНИЕ ИЗОБРЕТЕНИЯн двтаесному свщетввствм(56) 1Авторское свидетельство СССР 9 705452, кл. 6 06 Г 15/00, 1979.2. Селлерс, Методы обнаружения :ошибок в работе ЭЦВИ.И, "Иирф 1972, с, 143-148.3. Иикронроцессорные комплекты интегральных схем, Нод ред.А.А.Васенкова и В.А. Шахнова. И., фРадио и связью, 1982, с. 15-17, рис.21.4. Патент США 9 3 315 235, кл.340- .172.5, 1967 (прототип).(54)(57) МИКРОПРОЦЕССОР С КОНТРОЛЕМ, содержащий арифметико-логический блок, блок микропрограммного управления, первый и второй коммутаторы операндов, блок синхронизации, блок регистров, регистр данных, регистр адреса, свертки по Модолю два данных и адреса, первый и второй триггеры : четности, причем выходы регистров данных и адреса соединенй соответственно с первыми входами сверток по модолю два данных и адреса, выходы которых соединены соответственно с .информационными входами первого.и второго триггеров четности и выходными шинами адреса и данных микропроцессора, первый управляющий выход блока микропрограммного управления соединен с входами настройки арифме- . тико-логического блока, с управляющими входами первого и второго коммутаторов операндов, блока регистров, регистра адреса и регистра данных, первый выход блока синхронизации соединен с входом синхронизации блока регистров, регистра данных и регистра адреса, второй и третий выходы блока синхронизации соединены соответственно с входами синхронизации первого и ю. тт801016788 ЗОВ .06 Г 15 00 6 061= 11 08 второго триггеров четности, выходырегистра данных соединены с первымивходами первого и второго коммутаторов операндов, входы первого и второго операндов микропроцессоров соедииены с вторыми входами первого и второго коммутаторов операндов, выходблока регистров соединен с третьимивходами первого и второго коммутаторов операндов, выходы которых соедииены с входами первого и второго операндов арифметико-логического блока соответственно, вход переноса микро- т процессора соединен с входом переносаарифметико-логического блока, выход переноса которого соединен с выходом переноса микропроцессора, ннФормаци-.онный выход арнфметико-логнческого блока соединен с ннФормационным входом регистра адреса, регистра данных и блока регистров, о тл и ч а ющ и й с я тем, что, с целью сокращения объема контрольного оборудования Я при выполнении логических операций, введены коммутатор свертки адреса, коммутатор свертки данных, элемент ( И-НЕ и кбммутатор сигналов ошибки, причем второй управляющий выход блока микропрограммного управления соединен 15 с управляющими входами коммутаторов1 сверток адреса и данных, а третий управляющий выход блока микропрограм- ОО много управления соединен с входом Я) блока синхронизации, четвертый выход блока синхронизации соединен с первы ми управляющими входами коммутатора сигналов ошибки, выход которого соединен с первым входом блока микропрограммного управления и являетсяконтрольным выходом микропроцессора,,входы наращивания сверток адреса иданных микропроцессора соединены соответственно с первыми входами коммутаторов сверток адреса и данных,выходы которых соединены соответственно с вторыми входами сверток адреса и данных, выход первого триггера1016788 четности соединен с вторыми входамикоммутаторов сверток адреса и данных,первым информационным входом коммутатора сигналов ошибки, выход второготриггера четности соединен с третьими входами коммутаторов сверток ад-,реса,и данных и с вторым информационным входом коммутатора сигналов ошибки, входы первого и второго операндовмикропроцессора соединены соответственно с четвертыми и пятыми входамикоммутаторов сверток адреса и данных,шестые входы которых соединены с шиИзобретение относится к цифровойвычислительной технике и дискретной.автоматике и может быть использованов устройствах обработки двойной ин-формации с:контролем,Известны микропроцессоры с оперативным контролем, при котором возникающие сбои (отказы) обнаруживаютсяв неверном цикле работы микропроцессора или с задержкой на несколькоциклов, определяемой конкретной схемой контроля 1, 2 1 и 3 3В известном микропроцессоре контроль выполнения микропрограмм осуществляется подсчетомчисла микрокомандв конкретнойчасти алгоритма исравне-нием этого числа с зарание подсчитаннымеНедостатками такого контроля является отсутствие контроля операций,неконкретность определения сбившегосяузла, необходимость хранения подсчитанного заранее числа микрокоманддля любых выполняемых микропрограмм.К устройствам с оперативным аппаратным контролем относятся также микропроцессоры с контролем по модулю,Параллельно с операциями в основномАУ производятся операции над контрольными кодами операндов в контрольном АУ меньшей разрядности по специальным алгоритмам. После выполненияоперации в основном АУ результат сворачивают по контрольному модулю и полученный код свертки сравнивают с результатом операции в контрольном АУ.Недостатками таких устройств являются наличие дополнительного контрольного АУ, а также большая относительная сложность схем сверток по модулюНаиболее близким по техническойсущности к предлагаемому являетсямикропроцессор. содержащий арифметико.логический блок, Для выполнения ариФ.ной логического нуля, вход переносамикропроцессора соединен с первымвходом элемента И-НЕ, выход переносаарифметико-логического блока соединенс. вторым входом элемента И-НЕ, выхоЧкоторого соединен с третьим информационным входом коммутатора сигналовошибки, выходы промежуточных переносо 1арифметико-логического блока соедине.ны с соответствующими входами элементами И-НЕ, вход сигналов контролямикропроцессора соединен с четвертыминформационным входом коммутаторасигналов ошибки. 2метических и логических операциймикропроцессор содержит два коммута тора операндов, регистр для записирезультата (данных) со схемой сверткипо модулю два, регистр адреса со схемой свертки по модулю два, регистрдля хранения результатов сверток по.модулю два (контрольных разрядов),схему контроля арифметико-логическогоблока, блок микропрограммного управ ления. Арифметико-логический блоксостоит иэ двух частей, одна из которых формирует результат операции впрямом коде, а вторая - в обратном.Схема контроля арифметико-логического 15 блока сравнивает результаты, полученные от обеих частей арифметико-логического блока, и в случае чесовпадения вырабатывает сигнал сбоя. Привыдаче результата иэ арифметико-логического блока схема свертки по модулю два вырабатывает дополнительныйконтрольный разряд результата, который вместе с информационными разрядами передается в выходную шину. Ред гистр результата принимает результатоперации с выходной шины арифметикологического блока вместе с контрольным разрядом. С помощью свертки помодолю два, подключенной к выходу регистра результата, проверяется правильность передачи информации междуарифметико-логическим. блоком и реги-,,стром результата. Таким образом, операции арифметика-логического блока з. контРолиРУЮтсЯ метоДом дУблениЯ, амежрегистровые передачи контролируют-ся по модулю два 43".Недостатком известного устройстваявляется большой объем оборудования,используемый для контроля. Так для 40 получения в арифметико-логическомблоке инверсного значения результата)враждой операции во второй половинеарифметико-логического блока необхоцимы в общем случае микрооперации, второй управляющий выход блока микрозтличающиеся от микроопераций, управ- программного управления соединен сяюцих первой половиной арифметико- . Управляющими входами коммутаторов логического блока, Следовательно, ли- сверток адреса и данных, а третий бо память микрокоманд должна содер- Управляющий выход блока микропрограмжать дополнительные поля, что увели много управления соединен с входом чивает ее объем, либо необходимы до- блока синхронизации, четвертый выход полнительные перекодирующие схемы. Вблока синхронизации соединен с первыто же время имеющиеся схемы свертки ми управляющими входами коммутатора не используются для контроля собст- сигналов ошибки, выход которого созенно арифметико-логического блока. 10 единен с первым входом блока микроцель изобретения - сокращение объ- пРогРаммного управления и является ема контрольного оборудования при контрольным выходом микропроцессора, включении логических операций. входы наращивания сверток адреса и11 оставленная цель достигается тем, данных микропроцессора соединены сочто в микропроцессор с контролем, со 5 ответственно с первыми входами комдержащий арифметико-логический блок, мутатоРов сверток адреса и данных, блок микропрограммного управления, выходы которых соединены соответстпервый и второй коммутаторы операн- венно с вторыми входами сверток аддов, блок синхронизации, блок регист. Реса и данных, выход первого триггера ров, регистр данных, регистр адреса, 2 у четности соединен с вторыми входами свертки по модулю два данных и адре- коммутаторов сверток адреса и данных, са, первый и второй триггеры четнос- первым информационным входом коммутатн, причем выходы регистров данных тора сигналов, выход второго триггера ,и адреса соединены соответственно с четности соединен с третьими входами первыми входами сверток по модулю 5 коммутатоРов свеРток адреса и данных два данных и адреса, выходы которых и с вторым информационным входом ком-. соединены соответственно с информа- мутатора сигналов. ошибки, входы перционными входами первого и второго вого и второго операндов микропроцестриггеров четности и выходными шинами сора соединены соответственно с четадреса и данных микропроцессора, пер- .верты:.и и пятыми, входами коммутаторов вый управляющий выход блока микро- Зо сверток адреса и данных, шестые вхопрограммного управления соединен с . ды которых соединены с шиной логичесвходами настройки арифметико-логического блока, с управляющими входами цессора соединен с первым входом элепервого и второго коммутаторов опе- мента И-НЕ, выход переноса арифметирандов, блока регистров, регистра 35 ко-логического блока соединен с вто- адреса и регистра данных, первый вы- Рым входом элемента И-НЕ, выход котоход блока синхронизации соединен с рого соединен с третьим информационвходом синхронизации блока регистров, ным входом коммутатора сигналов ошибрегистра данных и регистра адреса, ки, выходы промежуточных переносов второй и третий выходы блока синхро арифметико-логического блока .соединизации соединены соответственно с нены с.соответствующими входами элевходами синхронизации первого и вто- мента И-НЕ, вход сигналов контроля рого триггеров четности выходы ре- микропроцессора соединен с четвертымУо тато а гистра данных соединены с первыми информационным. входом комму атора входами первого и второго коммутато сигналов ошибки. ров операндов, входы первого и второ На чертеже представлена схема го операндов микропроцессоров соеди-предлагаемого микропроцессора. нены с вторыми входами первого и вто Ыикропроцессор содержит арифметирого коммутаторов операндов, выход ко-логический блок 1, конструкция коблока регистров соединен с третьими торого описана в 33 первый и втовходами первого и второго коммутато- рой коммутаторы 2 и 3 операндов, ров операндов, выходы которых соеди- блок 4 регистров, регистр 5 данных, иены с входами первого и второго регистр 6 адреса, свертку 7 по модулю операндов арифметико-логического бло- два данных, первый триггер 8 четноска соответственно вход переноса мик ти, свертку 9 по модулю два адреса,15ропроцессора соединен с входом пере-второй триггер 10 четности, блок 11 носа арифметико-логического блока, микропрограимного управления с бловыход переноса которого соединен с ком 12 постоянной памяти и регистром1 Г выходом переноса микропоцессора, ин- микрокоманд с полями 13 - 1 э, выход- Формационный выход арифметико-логи- ную шину 16 адреса, выходную ши уо н юшин 17 ческого, блока соединен с информацион данных,. входы 18 и 19 первого и втоным входом регистра адреса, регистра Рого операндов, блок 20 сиихронизаданных и блока регистров, введены ции,.коммутатор 21 свертки адреса, коммутатор свертки адреса, коммута- коммутатор 22 свертки данных, элемент тор свертки данных, элемент И-НЕ и И-НЕ;23, коммутатор 24 сигналов ошибкоммутатор сигналов ошибки, причем 65,ки, контрольный выход 25 микропроцес 1016788сора, вхоцы 26 и 27 наращивания свер- рого триггера 10 четности, константок данных и адреса, вход 28 и выход ты "О".29 переноса микропроцессора и вход 30 Поле 13 регистра микрокоманд задасигналов контроля микропроцессора. ет основные функции арифметико-логиАрифметико-логический блок 1"мик- ческого блока 1, коммутаторов 2 и 3ропроцессора выполняет арифметические - операндов, блока 4 регистров и т.д.(сложение, вычитание и т.д,) и логи- Поле 15 в микрокоманде определяетческие (конъюнкцию, дизъюнкцию, исклю- фУнкционирование блока 20 синхронизачающее ИЛИ и т.д,) операции. Выполне ции, который управляет записью первоние операций в арифметико-логическом го и второго триггеров 8 и 10 четносблоке 1 происходит под управлением 10 ти, а также опросом коммутатора икода макрокоманды, поступающего из сигналов ошибки, на котором формнру-блока 11 микропрограммного управления ется сигнал фОшибка".(поле 13 микрокоманды). Каждая оче- Элемент И-НЕ 23 предназначен дляредная микрокоманда задает свою опе- анализа наличия всех переносов (входрацию в арифметико-логическом блоке 1,15 ного, выходного, промежуточных) арифОперации в арифметико-логическом бло- метико-логического блока 1. Выходыке 1 выполняются комбинационно над элемента И-НЕ 23 и выходы первого иоперандами, поступающими на входы второго триггеров 8 и 10 четностиарифметико-логического блока 1 с вы- подключены к входам коммутатора 24ходов первого и второго коммутатора 20 сигналов ошибки,2 и 3 операндовКоммутаторы 2 и 3 Выход сигналов "Ошибка" подключентакже управляются кодом микрокоманды к контрольному выходу 25 и к блоку 12иэ блока 11 микропрограммного управ- постоянной памяти, в котором сигналления и подключают .на вход арифмети- "Ошибка"вызывает переход к микропрог ко-логического блока один из следую рамме диагностики. Иикропроцессор сщих возможных источников операндов: контролем работает под воздействиемвходы 18 и 19 первого и второго опе- микрокоманд, вырабатываемых блоком 11рандов, блок 4 регистров, регистр 5 - микропрограммного управления.данных. При этом конкретный номер Выполнение рабочих микрооперацийрегистра из блока 4 регистров задает- задается полем 13 регистра микрокося микрокомандой из блока 11 микро- манд. Контрольные микрооперации выпрограммного управления (поле 13 ре- полняются (над теми же операндами)гистра микрокоманды). отдельно от рабочих или совмещаютсяРезультат операции арифметико-ло- с рабочими (встраиваются). Выполнениегического блока 1 записывается в один контрольных микроопераций задаетсяиз регистров-приемниковг регистра 5 Зэ полем.13 совместно с полем 14 и 15.данных, регистр б адреса или один из регистра микрокоманд.. регистров блока 4, Выбор приемника Последовательность выполнения кон-хакже осуществляется кодом из по" трольных микроопераций зависит отля 13. Блок 4 регистров представляют, места хранения операндов и типа опесобой набор адресуемых регистров,: 40 рации, с которой совмещаются контпредназначенных для хранения промежу- рольиые микрооперации,точных результатов вычислений и опе- Рассмотрим вариант функционироварандов ния,устройства в случае выполнения- операции сложения наиболее сложнойРегистр 5 данных и регистр б адредля совмещения контрольных микроопеса служат для временного хранения ре- раций с рабочими, над операндами, наэультатов операции арифметико-логи- ходящимися в блоке 4 регистров общегоческого блока и для выдачи этих ре- наэначения. Результат операции такжезультатов на выходные шины 16 адреса должен быть записан в один из регистили 17 данных соответственно. ров блока 4 общего назначения. БудемСвертки 7 и 9 по модулю двапод- считать, что разрядность регистровключены к выходам регистров 5 и 6 адреса и данных одинакова.данных и адреса, Результаты сверток Первая контрольная микрокомандапередаются в выходные шины адреса и задает выполнение функции конъюнкцииданных в качестве контрольных разря-над операндами с:записью результата:дов соответствующих кодов или эаписы-.в регистр б адреса и заносит значениеваются в первый и второй триггеры 8 четности результата в первый триггер,и 10 четности по сигналам иэ блока 20 8 четности, При этом к входу расширесинхрониэации. К входам расширения ния свертки 7 lо модолю два подсверток подключены коммутаторы 21 и 22 управлением поля 14 микрокоманды чесверток адреса и данных, переключение 60 рез коммутатор 21 свертки подключаеткоторых под управлением поля 14 ре- .ся константа "О". Вторая контрольнаягистра микрокоманд обеспечивает ком- микрокоманда задает операцию диэъюнмутацию на вход расширения сверток кции над исходными операндами с.заодной иэ следующих цепей: выхода пер- писью результата в регистр б адресарезультат совместной сварки по модулю Таким образом, осуществляется кондва содержимого регистра 6 адреса и троль всех цепей и узлов, участвующихпредыдущего значения кода триггера 8 в операции сложения. Сама рабочаячетности. Для этого коммутатор 21 операция сложения может быть вылолнеподключают к входу расширения сверт- на до или:после (а иногда и в промеки 7 выход триггера 8. Таким образом, 5 жутке) описанной последовательностипосле выполнения этой микрокоманды .контрольных микроопераций.в триггере 8 четности хранится сумма . Для логических операций типа И,по модолю два результатов операцийИЛИ, исключающее ИЛИ микропроцессордиъюнкции и конъюкции над исходнымиобеспечивает контроль по модулю дваоперациями. Третья контрольная микро О с последовательным вычислением допол)команда задает выполнение функции нительной информации, (результатовИсключение ИЛИ над исходными операн- сверток дополняющих логических опедами с записью результата в регистр .раций), При этом получение .результата..5 данных. При этом значение сов- требуемой логической операции совмеместной свертки по модулю 2 резуль- .15 щается в микропрограмме с получениемтата и значения кода триггера 8 чет- результата контроля. Отсутствие сиг-,.ности, подключенного к свертке 9 че- нала фОшибка" свидетельствует о прарез коммутатор 22, заносится во .вто- вильности выполнения операции.рой триггер 10 четности. При правиль- При различных разрядностях регистном выполнении описанных микроопераО ра 5 данных и регистра 6 адреса выций в триггер 10 будет записан фон, полнение описанной процедуры контроляв соответствии с тождеством. происходит в контурах: регистр 6 адреса в сверт 7 пр модулю два- триг-.РО+ Р О+Р = 0или искл, или - Фгер 8 четности- коммутатор 21 сверт- ки- свертка 7, - регистр 5 данныхгде Р Р Р значение чет- свертка 9, по модулю два- триггер 10и ф илиискл.илиности результатов логических опера-четности- коммутатор 22 сверткиций И, ИЛИ, исключающее ИЛИ соответ- свертка 9 При этом, если в качествественно над одними и теми же опера- операндов или результата операцииарифмеико-логического блока 1 высЧетвертая микрокоманда задает тупают адреса, контрольные микроопеЗОФункцию арифметико-логического блока . Рации выполняются в контуре регистра1 икоммутаторов 2 и 3 операндов,при 6 адреса, если данные - то в контурекоторой вырабатываются. все промежу- . регистра 5 данных. Контрольные микроточные, переносы арифметико-логическо- операции нри этом выполняются аналого блока 1. Например, задается Функ гично описанному выше, а при анализеция сложения двух операндов и вход- результатов контроля в четвертой, конного переноса. При этом значения оне- трольной микрооперации блок 20 синхрандов .(путем подачи определенных кон ронизации стробирует на коммутаторе 24,стант через коммутаторй операндов сигналов ошибок выход того триггеразадают, например, А = ООО В = 40 четности, в контуре которого произво 111), чтобы при сложении с вход- дились контрольные микрооперации.ным переносом, задаваемым блоком 11 Контроль приема входных кодов промикропрограммного управления, во всех изводитсянри записи информационныхразрядах, а следовательно, и группах, разрядов входного кода с входов 18арифметико-логического блока 1 обра или 19 операндов через арифметико-лозовался сигнал переноса, Сигнал о гический блок 1 в регистр 6 адресаналичии всех переносов вырабатывается или регистр 5 данных подключениемкомбинационно на элементе И-НЕ 23 и контрольного разряда входного кодапоступает на коммутатор 24 сигналов через коммутатор 21 или.22 к сверткеошибки. В этой же четвертой микроко( по модулю два соответствующего Региманде,.поле 15 задает в блоке 20 син- стра. При этом в соответствующийхронизации. режим выработки сигнала триггер четности запиш ре усти запишется результатопроса коммутатора 24 сигналов ошиб- совместной свертки по модулю два инки. игналС "Ошибка" на выходе этого Формационных и контрольного разрядови отс тствии сбоякоммутатора и на контрольном выходе 25, входного кода. При отсутствмикропроцессора.вырабатывается в сле- в триггере четности буд55ти б ет записан О,дующих случаях: при отсутствии хотяАнализ-состояния триггер роигге а и изводитбы одного из анализируемых переносов ся как описано выае.арифметико-логического блока 1 прндля обеспечения ре цчения ализации микроединичном состоянии триггера 10 чет- процессора в виде и дуе ио ля,имеются вхо.ности. Сигнал Ошибка" обрабатываетсябо ды, обеспечивающие наращиваемость мо.на-микрокомандном уровне в блоке 11 дулей:входы 26 и 27 наращивания раэмикропрограммного управления и пере- рядности,сверток, соединенные с входается в систему, в составе которойдами коммутаторовв 21 и 22 сверток,,работает микропроцессор для обработки вход 30 сигналов контроля, соединенна системном уровне. 65 ный с входом коммутатора 24 сигналов1016788 9ошибки. Наращивание микропроцессоров= выполненных в виде модулей, осуществляется соединением цепей переносов (выход 29 переноса младших разрядов подключается к входу 28 переносов старших разрядов), объединением свер ток по цепям наращивания разрядности (выход соответствующей свертки предыдущего модуля подается на вход наращивания разрядности 26 или 27 соответствующей свертки последующего мо- И) дуля объединением цепей выработки сигнала фОшибкаф) подключением контрольноговыхода 25 предыдущего модуля к входу сигналовконтроля 30 последующего модуля. функционирование 5 такого модульного устройства аналогично описанному выше. При этом выход соответствующей свертки 7 или 9 последнего в этой цепочке модулей является выходом контрольного разряда всего выходного кода (соответственноадреса или данных). На входы наращивания разрядности 26 и 27 свертки первого в цепочке модуля при этом подается константа "Оф.Техническая эффективность предлагаемого микропроцессора с контролем заключается в упрощении контрольного оборудования за счет исключения дублирующего арифметико-логического блока,схемы сравнения результатов обра- ботки информации основным и дублирующим арифметико-логическ им блоком, свертки по мсдулю 2 выходного кода арифметикологического блока, кроме этого сокращается длина микрокоманды за счет исключения полей управления дублирующим арифметико-логическим блоком, Введенные дополнительные поля микро- команды имеют меньшую разрядность, чем исключенные.Микропроцессор с контролем обеспечивает возможность локации неисправности с точностью до модуля или группы модулей.1016788 Составитель И. Сигаловаеда Техред,В.Далекорей Горрект ор Ю е аказ 3387/48 Тираж 70 б ВНИИПИ Государственного комитета по делам изобретений и откры 113035, Москва, Ж, Раушская н