Множительно-сдвиговое устройство

Союз Советских Социалистических Реснублнк(22 Заявлено 110778 (21) 264 3104/18-24 с присоединением эаявки Мх(23) Приоритет С 06 Г 7/54 Государствеииый комитет СССР ио дедам изобретеиий и открытийДата опубликования описания 1832,81 Р,А. Шек-Иовсепянц, Ю.И. Фомин, В.И. Евсеев, Н.В. Кондрашев МНОЖИТЕЛЬНО-СДВИГОВОЕ, УСТРОЙСТВО ва к устрой ения опе возмож Недостаность вылодов. ий сдвига коИзобретение предназначено для ис.пользования в вычислительной технике, в частности для выполнения операций умножения и сдвига в цифровыхвычислительных машинах (ЦВМ) и устройствах автоматики.,В настоящее время в перспективныхразработках находят применение последовательно-параллельные ЦВМ, имею"щие компромиссное решение между малогабаритными со средним быстродействием ЦВМ последовательного типаи быстродействующими, но со значительными затратами ЦВМ параллельноготипа.Известно устройство, которое относится к числу устройств умноженияпоследовательно-Параллельного типа спараллельной обработкой и разрядовмножимого и щ разрядов множителя исодержит генератор кратных множимых,регистр множителя, коммутатор частнын произведений й последовательнопараллельную схему суммирования сэлементами задержки. Это устройствообеспечивает быстродействие выполнения операций умножения достаточноедля последовательно-параллельных машин с параллельной обработкой п-, разрядных групп операндов 111. 3 Наиболее близким к предлагаемому техническому решению является устройство, содержащее сумматор, регистр множителя, генератор произведений и преобразователь константы сдвига в параллельный однопоэиционный код, вход которого соединен с выходом адресной части регистра команд основного арифметического устройства (т.е. с шиной двоичной константы сдвига), а выход - со входом генератора произведений. В этом устройстве все младшие разряды константы сдвига, кроме старшего знакового и разрядов, определяющих вид сдвига (арифметический или логический), подаются на вход преобразователя двоичной константы сдвига, преобразующего двоичный код константы сдвига в параллельный однопоэиционный код. Таким обра.зом, на выходе преобразователя выдается код в виде нулей с единицей в К-ом разряде при сдвиге влево или единицей в 15-К-ом разряде при сдви,ге вправо, который подается в качестве множимого на вход последовательно-параллельного множительного устройства, которое реализует операцию сдвига аналогично операции умножения полноразрядного множимого, так как выход преобразователя константы сдвига подключен к соответствующему входу генератора произведений, т.е. констан та сдвига является полноразрядным множимым, а сдвигаемое число в этом случае следует по каналам множителя (2)-.Недостатком этого устройства являются значительные аппаратурные затраты, связанные с невозможностью группировки разрядов параллельного однопозиционного кода преобразованной константы сдвига для их дальнейшей последовательной обработки в схеме для умножения группами по и раз рядов (где и = 2,3,4- числа натурального ряда от 2 до 6 , а полная разрядность константы сдвига, т.е. множимого).Цель изобретения - сокращение аппа-,"щ ратурных затрат, связанных с проведением операций сдвига и умножения, а также обеспечение простоты и универсальности оборудования.указанная цель достигается тем, что множительно-сдвиговое устройство, содержащее преобразователь двоичного кода константы сдвига в однопозиционный код, блок последовательно- параллельного умножения, выход которого является выходом устройства, содержит коммутатор множимого и счетчик тактов, при этом ервая группа входов коммутатора множимого соединена с группой выходов преобразователя двоичного кода константы. сдвига З 5 в однопозиционный код, а вторая - с шиной множимого, первая группа входов преобразователя константы сдвига в одно- позиционный код соединена с группой выходов счетчика тактов, соединенного 40 своими входами с шиной старших разрядов двоичного кода константы сдвига в однопозиционный код и тактовой шиной устройства, вторая группа входов преобразователя двоичного кода константы сдвига в однопозиционный код соединена с шиной младших и старшего разрядов кода константИ сдвига, группа входов множителя блока последовательно-параллельного умножения соединена с.шиной множителя устройства, а группа входов множимого с группой выходов коммутатора множимого.При этом для достижения поставленной цели преобразователь двоичного З 5 кода константы сдвига в однопозиционный код содержит первый и второй дешифраторы, первую и в орую группы элементов И, группу элементов ИЛИ, выходы которых являются группой выходов пре- д образователя, а входы каждого элемента ИЛИ соединены с выходами соответствующих ему элементов И первой и второй групп, первые входы элементов И первой и второй групп соединены соответственно с выходами первого и второго дешифраторов, вторые - с шиной инверсного и прямого значений старшего. разряда кода константы сдви га, третьи входы соединены с первой группой входов преобразователя, а входы дешифраторов и шины прямого и инверсного значений старшего разряда кода константы сдвига соединены со второй группой входов преобразователя.На чертеже схематически представлено устройство.Оно содержит блок 1 последовательно-параллельного умножения с параллельной обработкой и-разрядных групп множимого и в-разрядных групп множителя, счетчик 2 тактов, преобразующий старшую часть двоичного кода константы сдвига с (1+1 одп)-ого по Р-ый разряды в последовательный однопозиционый код, генератор 3 кратных множимого, формирующий из последовательно-параллельного кода множимого М ряд чисел типа К, И также последовательно-параллельно группа за группой по иразрядов в каждой, где К, - числа нату рального ряда от 1 до (2-1), щ - разрядность параллельно обрабатываемой группы множителя, параллельный д-разрядный регистр 4 множителя, хранящий множитель или число, подлежащее сдвигу при умножении и сдвигу в течение всего времени выполнения операции, Ч-разрядную входную шину 5,обеспечивающую прием кода множителя в регистр4 при умножении или сдвигаемого числапри сдвиге; коммутатор б частичныхпроизведений, Формирующий - частичЦПных произведений.в последовательнопараллельном виде каждое; схему 7суммирования частичных произведений,обеспечивающую суммирование частичныхпроизведений, каждое со своим весом/в последовательио-параллельном видеи Формирующую на своик выходах результат операции умножения или сдвига;и-разрядный двухвходовой коммутатор 8миожамого,обеспечивающий коммутациюмйожимого или преобразованной конантанты сдвига при операциях умножения или сдвига соответственно на входах генератора 3 кратных множимого, входную шину 9 двоичной константы сдви-.га, обеспечивающую параллельный приемвустройство прямых и инверсных значений Р-разрядного кода двоичной константы сдвига; первый дешифратор 10, преобразующий младшую часть прямого кода шины 9 с первого по 1 ор-ый разряды в .однопозиционный параллельный код; второй дешифратор 11, преобраэукищий .младшую часть обратного кодашины 9 с первого по 1 од и-ый разряды воднопозицмонный параллельный код; группу 12 элементов И, группу 13 элементов И, группу 14 элементов ИЛИ, состоящие из и элементов каждая, Формирующие на и выходах элементов ИЛИконстанту сдвига, следующую последовательно группа за группой по и разрядов в каждой группе," тактовую шину 15, обеспечивающую прием тактирующих кодов устройства; входную шину 16 множимого,обеспечивающую прием кода множимого при операции умножения; выход 17 устройства представляю-щий шину, по которой выдается код произведения; преобразователь двоичного кода константы сдвига в однопоэиционный код.Принцип действия устройства состоит в том, что операция сдвига представляет собой умножение сдвигаемого числа на число величиной 2 К, где К - число разрядов, на которое 5 необходимо сдвинуть код, При сдвиге влево К имеет положительный знак, а при сдвиге вправо - отрицательный, что определяется состоянием старшего разряда Р двоичной константы сдвига. 26Таким образом, для выполнения сдвига путем умножения на константу требуется преобразование последней в однопозиционный код вуда 2 к при сдвиге влево и 2 при сдвиге вправо, т.е. 6 -разрядный код с нулями во всех разрядах кроме К-го при сдвиге влево или (8 - К)-ого нри сдвиге вправо, где 2 - полная разрядность множимого, К - величина сдвига. При параллельной передаче и разрядов в одном тахте передаются сразу и разрядов, и необходимо определить две величины - номер разряда, равного единице, внутри группы и номер группы, внутри которой находится этот разряд.Для определения номера разряда внутри и -разрядной группы необходимо и достаточно определить 8 О 9 и младших разрядов двоичного кода констан ты, рричем эта функция реализуется дешифрацией 2 О 9 п-разрядного двоичного кода. Для этого и введены в устройство первый и второй дешифра- торы 10 и 11 соответственно. 45Номер группы, старшей по внесу, определяется с помощью 0 О 9( в )старших разрядов двоичной константы.Комер группы представляет собой временной такт, соответствующий мо менту прохождения через логические элементы 12,1314 той, и-разрядной группы, в которой имеется разряд, равивй единице. Это не что иное как последовательный код разрядностью с нулями во всех разрядах кроме одного, соответствующего номеру группы, имеющей один из разрядов, равный единице, т.е. константа сдвига с разе 6 рядностью 1 = - . Разрядность двоичного кода такой константы определится как РО 9 ( в ) = РО 9 Я - ЯО 9 и, ГДе82 и8 О 9,18 = (Р)-разрядность исходной двоичной константы сдвига без старшего разряда Р, управляющего направлением сдвига вправо или влево, а 8 О 9.д - группа разрядов исходной двоичной константы, используемая в дешифраторах 10 и 11 для определения номера разряда, равного единице, внутри и-разрядной группы.Из вида однопозиционной константы сдвига, разбитой на 8= групп в соответствии с нумерацией этих групп 10,1( - - ) и разрядов8лО, 1 (1-1 Я, следует, что номер :и-разрядной группы, в которой должен располагаться разряд, равный единице, определяется целой частью со- отношений 1 -к=(Р -К( - для сдвига вправо, ит.еопределение номера этой группы сводится к преобразованию двокчного кода в последовательный однопозиционный вида 2(к для сдвига вле к 1во и 2(фдля сдвига вправо. Для такого преобразования необходима и достаточна старшая часть двоичного кода константы сдвига, от(+099,п)-го по (Р) разряд. При этом учет Р-го разряда и его инв(ерсии определяет выбор 2(К или 2 К , т.е. направление сдвига.В соответствии с описанным выше принципом, счетчик 2 тактов формирует среди последовательности выдаваемых им нулей сигнал, равный единице, в момент времени, соответствующий прохождению через п логических элементов ИЛИ очередной параллельной группы разрядов константы, среди которых должен быть разряд, равный единице.Выбор разряда, равного единице, внутри и-разрядной группы определяется состоянием, равным единице, одного из выходов первого дешифратора 10 для первой группы 12 элементов И и второго дешифратора 11 для второй группы 13 элементов И.Выбор второй или первой группы элементов И, т.е. направление сдвига вправо или влево, определяется состояниЕм старшего разряда Р и его инверсии Р на входах элементов И 13 и .12.Таким образом, в результате преобразования с выходов группы 14 элементов ИЛИ снимается последовательно- параллельный код константы сдвига группами по и разрядов в каждом такте.Для дальнейшего выполнения операции.сдвига необходимо в схеме 1 для умножения перемножить сдвигаемое чисчо на константу сдвига, для этогоуказанные числа обрабатываются какполноправные.сомножители,Число, подлежащее сдвигу, так жекак и множитель, поступает по входной шине 5 множителя в регистр 4 множителя параллельно и остается в немдо конца операции.Последовательно-параллельная константа сдвига поступает с выходов,группы 14 логических элементов ИЛИчерез коммутатор 8 множимого, открытый при выполнении операции сдвигадля константы сдвига, на входы генератора 3 кратных множимого. Генератор 3 кратных множимого формирует полный ряд чисел, кратных исходной унитарной константе сдвига с кратностьюот 0 до 2 - 1 и представленных последовательно-параллельным кодом,где щ - разрядность группы множителя.Кратные множимому т,е, константе сдвиГа, последовательно-параллельные числа поступают на вход коммутатора бчастичных произведений, который пропускает на каждую и-разрядную группуСвоих выходов число, кратность которого определяется соответствующей э 5группой разрядов множителя, т,е,Сдвигаемого числа. Таким образом, нагруппах выходов коммутатора б частичных произведений одновременно форми-руются последовательно-параллельныеКоды частичных произведений множимого насоответствующие группы разрядов множителя.Блок 7 суммирования производитсложение частичных произведений сучетом их весов, определяемых весомсоответствующих групп множителя.С выходов блока 7 суммированияполное произведение, являющееся сдвинутым исходным числом, последовательно-параллельным кодом поступает на 40выходную и-разрядную шину 17 результата.Для 1= 16, и: 4 и К: 7 разрядность двоичного кода константыР6 од 8 +1 знаковый: 4+1:5 (1)Значение двоичного кода константызнаковый старшие, младшие. сдвигвлево 0 01 11 (2)сдвигвправо 1 01, 11 (3) Математическое значение преобразованной константы для сдвига влево,9 раэр.15 14 13 12 11 10 9 8 7 б 5 4 3 2 1 0 (4)значениеО О 0 О 0 О О 0 1 0 О О 0 0 О 0для сдвига вправоР раэр.151413 "211109876543210значение0 О О 0 0 0 1 0 0 0 0 0 0 О 0 0 (5)На входы. дешифратора 10 поступает прямой код Род и= Вод 4 = 22.65 млссдших разрядов, т,е. код 11,; на входы дешифратора 11 поступают инверсные значения, т.е, код 00. Таким образом, в течение всего преобразования на 4-м выходе дешифратора 10 и 1-ом выходе дешифратора 11 будет логическая единица, на остальных - нули.В преобразователь 2 поступает комбинация разрядов двоичного кода константы от (+Род и) = (+Род, 4) = 3 до Р = 5, т.е. код 0.01 для сдвига влево, а 1.01 для сдвига вправов 1 1 161 7 (- ( ( к- 1-/ /= 2,что соответствует присутствию логической единицы во втором и третьем тактах для сдвига влево и вправо соответственно.В результате по первой группе Элементов И подготовлен выход четвертого элемента ИЛИ группы 14, а по второй - выход третьего элемента ИЛИ группы 14.При сдвиге влево состояние разряда Р кода константы сдвига определяет выбор первой группы элементов И, а логическая единица на выходе счетчика 2 возбуждает выход четвертого элемента ИЛИ группы 14 только во втором такте, что соответствует последовательно-параллельной информации на выходах элементов ИЛИ 14 вида:Р сборкиР такта 1 Ч 111 11 10 0 0 001 0 00 0 0 01 Ч 0 О 0 От,е. исходной математической константе для сдвига влево - 0000 0000 1000 0000.При сдвиге вправоР сборкиР такта 1 Ч 111 11 10 0 0 011 0 О О 0О О 11 Ч0 0 О 0т.е. исходной математической константе сдвига вправо - 0000 0010 0000 0000.Для исходных данных ц8, К : 3, в = и = 2 код сдвигаемого числа - О О 0 0 1 0 О 1, значение константы сдвига определяется как 000001000.йналогично вышеприведенному в последовательно-параллельном виде:10 805307 Номер входагенератора 3 Номер такта1 11 111 1 У 0 0 0 О 0 1 О. 0 Формула изобретения 1. Множительио-сдвиговое устройство, содержащее преобразователь двоичного кода константы сдвига в однопоэиционныйкод, блок последоватеЛь"но-параллельного умножения, выход ко.торого является выходом устройства,о т.л и ч а ю щ е е с я тем, что,с целью сокращения аппаратурных затрат, в него введены коммутатор мно жимого и счетчик тактов, при этомпервая группа входов коммутаторамножимого соединена с группой выходов преобразователя двоичного кодаконстанты сдвига в однопозиционный20 код, а вторая - с шиной множимого,первая группа входов преобразователя двоичного кода константы сдвига в однопозиционный код соединенас группой выходов счетчика тактов,соединенного своими входами с шинойстарших разрядов двоичного кода константы сдвига в однопозиционный коди тактовой шиной устройства, втораягруппа входов преобразователя двоич 30 ного кода константы сдвига в однопозиционный код соединена с шиной младших и старшего разрядов кода константы сдвига, группа входов множителя блока последовательно-параллельного умножения соединена с шиной множителя устройства, а группа входовмножимого - с группой выходов коммутатора множимого.2. Устройство по п, 1, о т л ич а ю щ е е с я тем, что преобразо 40 ватель двоичного кода константы сдвига в однопозиционный код содержитпервый и второй дешифраторы, первуюи вторую группы элементов И, группуэлементов ИЛИ, выходы которых являют 45 ся группой выходов преобразователя,а входы каждого элемента ИЛИ соединены с выходами соответствующих емуэлементов И первой и второй групп,первые входы элементов И первой и0 второй групп соединены соответственно с выходами первого и второго дешиФраторов, вторые - с шинами инверсного и прямого значений старшего разряда кода константы сдвига, третьивходы соединены с первой группой вхо 5 дов преобразователя, а входы дешифраторов и шины прямого и инверсногозначений старшего разряда кода конс"танты сдвига соединены со второйгруппой входов преобразователя.Источники инФормации,принятые во внимание при экспертизе1. Авторское свидетельство СССР9 583433, кл. 6 06 Г 7/39., 1974.я 2. Авторское свидетельство СССР65 Ф 27111 б, кл. 6 06 Р 7/52, 1967. 0010 ОООО 0010 0100 2 М На младшую группу выходов коммутатора б частичных произведений поступает в соответствии с младшей группой мно- жителя, равной 01, число, равное М,на вторую - в соответствии со второй группой множителя, равной 10, число 2 М. На третью и четвертую группы выходов поступают нулевые коды, так как соответствующие группы множителя равны 00.При сложении этих частичных произведений, с учетом веса соответствующих групп множителя следующим образом:М 00001000 00010000 2 М 0 0 0 0 0 0 0 0 ОМ ОМ 0 0 0 0 0 0 0 0 сдвинутоечисло8 тактов На выходе генератора 3 кратныхмножимых Формируются числа К,. Идля а 2 1 М = 000010002 М = 000100000ЗМ = 00011000 .в последовательно-параллельном виде:1 М 000100 00000001001000 на выходах схемы суммирования получается результат операции сдвига. В последовательно-параллельном виде:О О О 1 0 О О ОО 1 О О О О О 0 В схеме суммирования эти частичные произведения также обрабатываются последовательно-параллельно группами по и разрядов, где в и 2 за один такт.В результате такой последовательно-параллельной обработки константы сдвига и исходного числа быстродействие выполнения операции сдвига воз росло в оа 2 раз по сравнению с извесестным устройством. Таким образом,ет выполнение операции сдвига требуе меньшихаппаратурных затрат, чем эизвестном устройстве, что достигаетс Ъа. счет последовательно-параллельной обработки константы сдвига и исходного числа и введения коммутаторамножимого..Тираж 756 Подписное ВНИИПК Государственного комитета ССС до делам изобретений н открытиЗ 35, Москва, 3-35, Раушская наб., д.