Преобразователь непозиционного кода в двоичный код

СОЮЗ СОВЕТСКИХСОЦИАЛИСТИЧЕСКИХРЕСПУБЛИК 1)5 Н 03 Г 1 7/18 ПИОАЙ СБРЕТ ВТОРСНОМУ СВ ЬСТВ в ГОСУДАРСТВЕННЫЙ КОМИТЕТПО ИЗОБРЕТЕНИЯМ И 07 НРЦТИПРИ ГННТ СССР(56) Авторское свидетельство СССР 1 Ф 1236617, кл, Н 03 Г 1 7/ 18, 1984.Авторское свидетельство СССР Р 1083179, кл. Н 03 М 7/18, 1982.(54) ПРЕОБРАЗОВАТЕЛЪ НЕПОЗИЦИОННОГО КОДА В ДВОИЧНЫЙ КОД(57) Изобретение относится к вычислительной технике, работаюцей в системе остаточных классов, Цель изобретения - повышение быстродействия преобразователя. Преобразователь содержит группу , входных регистров 1, группу схем 2 сравнения с нулем, группу элементов И 3, группу триггеров 4, коммутатор 5,промежуточный регистр 6, накапливающий сумматор 7 по модулю, первый и торой элементы ИЛИ 8 и 9, формирователь 10 сигнала записи, группу информационных входов 11 преобразователя, вход 12 пуска преобразователя,2тактовый вход 13 преобразователя, выход 14 преобразователя, группу входов 15 коэффициентов преобразователя,элемент 16 задержки. Группа входных регистров 1 и промежуточный регистр 6 являются сдвиговыми. Во входные регистры 1 заносятся .остатки преобразуемого числа, после запуска преобразователя содержимое первого входногорегистра 1 сдвигается в сторону младших" разрядов. В промежуточный ре;" гистр 6 записывается значение ортогонального базиса, которое в каждом такте сдвигается на один разряд в сторону "старших" разрядов. Значение содержимого промежуточного регистра б поступает в сумматор 7, если значение ф младшего разряда входного регистра фф 5 1 равно единице. При нулевом значении ф ф младшего разряда входного регистра С содержимое сумматора 7 по модулю не увеличивается. Процесс преобразования заканчивается после того, как содержимое всех входных регистров 1 обнулится 1 ил.Изобретение относится к вычислительной технике и может быть использовано при построении устройств сопряжения с вычислительными устройствами,функционирующими в системе остаточныхклассов (СОК), а также в аппаратурепередачи данных, использующей кодыСОК,Цель изобретения - повышение быстродействияаНа чертеже представлена схема предлагаемого преобразователя непозицион.ного кода в двоичный код.Преобразователь содеРжит группувходных регистров 1, группу схем 2сравнения .с нулем, группу элементовИ 3, группу триггеров 4, коммутатор5, промежуточный регистр б, накапливающий сумматор 7 по модулю, первый ивторой элементы ИЛИ. 8 и 9, формирователь 10 сигнала записи, группу информационных входов 11 преобразователя,вход 12 пуска преобразователя, тактовый вход 13 преобразователя, выход 14преобразователя, группу входов 15 коэффициентов преобразователя и элемент16 задержки.Преобразователь работает следующимобразом.В качестве алгоритма функционироваЗОния используется метод преобразованияс помощью ортогональных базисов, согласно которому число Л, представленноеостатками М 1, М Ф, в позиционной системе представляется какА= 01 В 1+ 0 й Вй+ ф+ Ы ь Ви,где В- ортогональные базисы СОК;и - количество оснований Р СОК,по которым представлено исходное число.Запишем выражение (1) в виде111,(2)1 1 п 45 где ш=11 оц Р - количество двоичных2 ,1разрядов для представления исходного числав СОК по основанию;ближайшее большее 50целое;а = 0 1 - значение двоичногоЭразряда входных регистров.Из выражения (2) видно, что преоб разователь реализует операцию последо" вательного суммирования произведений ортогональных базисов на веса соответствующих двоичных разрядов, представляющих вычеты исходного числа в СОК..Входные регистры 1 группы и промежуточный регистр Ь являются сдвиговыми, причем содержимое входных регистров 1 группы в каждом такте сдвигается в сторону "мпадших", а промежуточного регистра 6 - в сторону "старших" разрядов на один разряд.В исходном состоянии сумматор 7 по модулю и промежуточньп регистр б о 6- нулены, триггеры 4 установлены в нулевое состояние. Остатки 01, Ы,Ы 1, по входам 11 заносятся во входные регистры 1. Сдвиг информации и ее выдача со сторокы "младших" разрядов входных регистров 1 .группы разрешается только по поступлению импульсов на их управляющие водЬ 1, Схемы 2 сравнения группы производят сравнение содержимого соответствующих входных регистров 1 группы с кулем и выдают сигнал при их обнулекии, Вследствие того,что все триггеры 4 установлены в нулевые состояния, нулевые потенциалы на их выходах, прикладываемые к управляющим входам схем 2 сравнения, запрещают появление Иа выходах сигналов сравнения с нулем, тем самым предотвращаются. ложные запуски триггеров 4 в случае равенства хотя бы одного из остатков 0 нулю.Лосде подготовки преобразователя к работе на вход 1.2 поступает импульс запуска, который переводит триггер 4 в единичное состояние, разрешая тем самым сравнение содержимого регистра 1 с нулем. Если значение остатка по основанию Р равно нулю, то сразу же по приходу разрешающего сигнала с триггера 4 на выходе .2 появляется сиг-.нал, который сбрасывает триггер 4 в нулевое и переводит следующий триггер 4 в единичное состояние. Если значение первого остатка не равно нулю,то открывается элемент И 3 сигналом с триггера 4, и тактовые импульсы с входа 13 поступают на управляющий вход входного регистра 1 группы. Каждый тактовый импульс сдвигает содержимое входного регистра 1 на один разряд. Одновременно управляющий сигнал с триггера 4 поступает на первый вход коммутатора 5, который подключает к информационным входам промежуточного регистра 6 группу входов 15 коэффициентов, На эти входы подается значениеЛобретения непозиционного косодержащий группугруппу схем сравнеФормула из Преобразователь да в двоичный код,входных регистров, 55 5 15788 соответствующего ортогокального базиса. Этот же .сигнал поступает на один из входов формирователя 1 О сигнала записи, импульс с выхода которого разрешает запись ортогонального бази 5 са в промежуточный регистр 6. Тактовые импульсы через второй элемент ИЛИ 9 и элемент 16 задержки поступает также на управляющий вход промежуточ ного регистра 6, сдвигая его содержимое на один разряд, а так как операция равносильна умножению на два, то содержимое промежуточного регистра 6 в каждом такте умножается на два.(Раз рядность промежуточного регистра должна быть достаточна для записи максимального из произведений КВ ). Эле-. мент 1 б задержки осуществляет задержку сигнала сдвига, выдаваемого на 20 промежуточный регистр 6 ка время записи содержимого промежуточного регистра 6 в сумматор 7 до его сдвига. Импульсы с выхода младшего разряда входного регистра 1 через ИЛИ 8 кос тупают на управляющий вход сумматора 7 по модулю, при этом к содержимому сумматора 7 добавляется величина 2 2 В 1 из промежуточного регистра 6, если значение младшего разряда вход- ЗО ного регистра равно единице. При нулевом значении "младшего" разряда входного регистра 1 содержимое сумматора 7 по модулю не увеличивается, Когда содержимое входного регистра 1 становится равным нулю, на выходе схемы 2 сравнения появляется импульс, который Устанавливает триггер 4 в нулевое состояние, запретив поступление тактовых импульсов через элемент И 3. Одновременно этот же импульс переводит следующий триггер 4 в единичное состояние, 11 ри этом коммутатор 5 подключает к информационным входам промежуточ-. ного регистра 6 вход 15 со значением45 очередного ортогонального базиса, который записывается в промежуточный регистр 6 по сигналу с формирователя 10 сигнала записи. Работа преобразователя продолжается до тех пор, пока не достигается нулевое состояние всех триггеров 4. На этом процесс преобразования прекращается и его результат поступает на выход 14 преобразователя. 10 6ния с нулем, группу элементов И,группу триггеров, первый элемент ИЛИ,коммутатори какапдивающий сумматорпо модулю, причем выход накапливающего сумматора по модулю является выходом преобразователя, группа входовкоэффициентов которого соединена ссоответствукш 1 ими информационными входами коммутатора, тактовый вход преобразователя соединен с первыми входами элементов И группы, вторые входыкоторых соединены с выходами соответствующих триггеров группы и с соответствующими управляющими входами коммутатора, группа информационных входов преобразователя соединена с, информационными входами входных регистровгруппы, выходы разрядов которых соединены с информационными входами соответствующих схем сравнения с нулемгруппы, выход 1-й схемы сравнения снулем группы (1 = 1,2п, где ичисло модулей входного кода) соединен свходом установки в 0 1-го и входомустановки в "1" (1+1)-го триггеровгруппы, вход установки в "1" первоготриггера группы является входом пускапреобразователя, выход первого элемента ИЛИ соединен с входом разрешениясложения накапливающего сумматора помодулю, выходы триггеров группы соединены с входами разрешения соответствующих схем сравнения с нулем группы,1о т л и ч а ю щ и й с я тем, что, сцелью повышения быстродействия, онсодержит промежуточный регистр, второй элемент ИЛИ, элемент задержки иформирователь сигнала записи, причемвыходы элементов И группы подключенык входам разрешения сдвига соответствующих входных регистров группы и ксоответствующим входам второго элемента ИЛИ, выходы младших разрядоввходных регистров группы подключены ксоответствующим входам первого элемента ИЛИ, информационный вход промежуточного регистра соединен с выходомкоммутатора, выходы разрядов промежуточного регистра соединены;с входамиразрядов входа слагаемого накапливающего сумматора по модулю, выход второго элемента ИЛИ через элемент задержки соединен с входом разрешениясдвига промежуточного регистра, входразрешения записи которого соединенс выходом формирователя сигнала записи, входы которого соединены с выходами соответствующих триггеров группы,