Устройство для сопряжения процессора с многоблочной памятью

1557568 Входы узла 39 Выходы узла 39 23 24 41 42 43 11 13 15 16 30 31 Примечание,еУстройство 1 сопряжения предназначено для сопряжения процессора с многоблочной памятью (фиг.2), содержащей блоки 35 памяти, состоящие из узлов (банков) 36 памяти,Дешифратор 2 адреса (фиг.5) состоит из регистра 37 адреса, дешифратора 38 и узла 39 постоянной.памяти. В ре-. гистре 37 адреса происходит стробирование адреса, подаваемого на устройство 1. Дешифратор 38 предназначен На временных диаграммах (фиг. 3 и 4) работы устройства в циклах запии и считывания приняты обозначения: а - сигналы на линиях адреса-данных магистрали процессора, б - сигнал синхроимпульса адреса ОГМ на магистрали процессора; в - сигнал считывания ДЧТ на магистрали процессора; г - сигнал записи ДЗП на магистрали процессора; д - сигнал на выходе запуска дешифратора 2 адреса; е - сигнал на выходе одновибратора 10; ж - сигналы на линиях адреса-данных магистрали . многоблочной памяти; э - сигнал синхронизации адреса на магистрали много- блочной памяти; и - сигнал записи ДЗП иа магистрали многоблочной памяти," к - сигнал считывания ДЧТ на магистрали многоблочной памяти, л,м - сигналы на первом и втором выходах дешифратора 2 адреса.Устройство 1 работает следующим образом,Все адресное пространство магистрали 34 многоблочной памяти разбито на сегменты, которые могут быть произвольного размера. Каждому сегменту ставится в соответствие один блок 35 памяти, Объем каждого блока 35 намятн разбит на равные части - банки 36 па- мяти, причем объем каждого банка 36 памяти равен объему сегмента. Сегмент памяти является пространством, через которое. блок 35 памяти доступен длядля дешифрации адреса подаваемогона усройство 1. При поступлении на входы дешифратора 38 сигналов с выходов 40 регистра 37 адреса на соответствующих выходах 41, 42 и 43 дешифратора 38 появляются сигналы выбора регистров адреса, состояний и данных при совпадении адреса с адресами этих регистров. Узел 39 выполняет функцию конъюнкции между входными сигналами в соответствии с таблицей,(+) - наличие сигнала;(-) - отсутствие сигнала,устройства 1, причем выбор ячейки памяти внутри блока 35 памяти осуществляется с помощью младших разрядовадреса, подаваемого на блоки 35 памя 30. ти с входов-выходов 25, образующихдвунаправленные линии адреса-данныхмагистрали 34 многоблочной памяти,Выбор требуемого банка 36 памяти осуществляется с помощью старших разрядов адреса, подаваемых на блоки 35памяти с выходов 20 старших разрядовадреса. В адресном пространстве магистрали 33 процессора устройство 1занимает три адреса: регистр,. данных40 (РД); регистр адреса,(РА); регистрсостояний (РС), с помощью которыхосуществляется обмен данными междупроцессором и многоблочной памятью,причем РД предназначен для обмена45 данными между процессором и многоблочной памятью, РА - для заданияначального адреса считываемого масси"ва данных в блоках 35 памяти, а РС -для задания старших разрядов адресамагистрали 34 многоблочной памяти,Устройство 1 осуществляет заменуадреса РД на текущий адрес магистрали34 многоблочной памяти при его трансляции на блоки 35 памяти в циклахзаписи и считывания процессора по адресу РД.При включении питания системы процессор устанавливает сигнал сбросаУСТ, который по входу 32 сбрасывает5 155 регистр 3 номера массива и счетчик 8 адреса, при этом для процессора становится доступен нулевой банк 36 памяти нулевого блока 35 памяти с нулевого адреса, Если необходимо произвести обращение к многоблочной памяти с произвольного адреса, с помощью РА и РС задаются соответственно начальный адрес считываемого массива данных из соответствующего блока 35 памяти и старшие разряды адреса, с помощью которых выбирается соответствующий банк 36 памяти этого блока 35 памяти. Занесение информации в регистр адреса и регистр состояний осуществляется следующим образом, Процессор устанавливает на первых информационных входах-выходах 21 устройства 1 сопряжения адрес РА или РС, который через первый канальный приемопередатчик 6 поступает на дешифратор 2 адреса, далее процессор устанавливает сигнал синхронизации адреса ОБЕ на входе 22 сигнала синхронизации адреса устройства, по фронту которого адрес стробируется в дешифраторе 2 адреса, Далее процессор устанавливает на входах- выходах 21 данные: начальный адрес в соответствующем блоке 35 памяти при записи в РА или старшие разряды адреса при записи в РС. Эти данные черезпервый канальный приемопередатчик 6 поступают на информационные входы счетчика 8 адреса и регистра 3 номера массива. Далее процессор устанавливает на входе 24 записи команду записи ДЗП, которая поступает на вход записи дешифратора 2 адреса, и в случае обращения к РА или РС соответственно на выходах 30 и 16 дешифратора 2 адреса появляются сигналы записи в счетчик 8 адреса или регистр 3 номера массива, по фронту этих сигналов данные записываются соответственно в счетчик 8 адреса или регистр 3 номера массива. Далее процессор заканчивает цикл обращения к устройству 1, снимая сигнал ОБИ.Запись в ячейку памяти блока 35 памяти осуществляется следующим образом.В исходном состоянии первый канальный приемопередатчик 6 включен на прием сигналов с входов-выходов 21 устройства 1 иа выходы 12, второй канальный приемопередатчик 7 включен на передачу данных с информационных входов 27 на входы-выходы 25, а коммутатор 9 адреса включен на трансля"цию данных с выходов 12 первого канального приемопередатчика 6 на выходи 27, В начале цикла записи адресРД поступает на вход дешифратора 2адреса дешиф ируется им как адресРД и на выходе 28 появляется сигналзапуска одновибратора 10, по Фронтукоторого он запускается и сигналом сосвоего выхода 29 переключает коммутатор 9 адреса на трансляцию адресас выхода 26 счетчика 8 адреса на информационные входы второго канального7 приемопередатчика, через которыйадрес поступает в магистраль 34 многоблочной памяти, Далее адрес поступаетв блоки 35 памяти, а процессор устанавливает сигнал синхронизации адреса 20 ОБИ, которий через канальный приемник5 поступает в магистраль 34 многоблочной памяти, По фронту сигнала ОБКпроисходит стробирование адреса РДв дешифраторе 2 адреса и стробирова ние текущего адреса в многоблочнойпамяти, после этого одновибратор 1 Озаканчивает формирование импульса насвоем выходе 29 и происходит переключение, коммутатора 9 адреса в исходноесостояние, Длительность импульса навыходе 29 одновибратора 10 выбираетсяравной времени удержания адреса процессором на линиях адреса-данных магистрали 33 процессора в циклах обращения к каналу, Далее процессор устанавливает данные, записываемые в память, на входах-выходах 21 устройства. Эти данные через первый канальныйприемогередатчик 6, коммутатор 9 ад реса, второй канальный приемопередатчик 7 транслируются в магистраль 34многоблочной памяти и поступают вблоки 35 памяти, Далее процессор устанавливает сигнал записи ДЗП, кото рый поступает на вход дешифратора 2адреса и через канальный приемник 5в магистраль 34 многоблочной памяти;при этом на выходе 31 дешифратора 2адреса появляется сигнал счета, а водном из блоков 36 памяти происходитзапись данных в ячейку памяти, соответствующую текущему адресу, Далеепроцессор снимает сигнал ДЗП, приэтом в банке 36 памяти заканчиваетсязапись данных, а на выходе 31 дешифратора 2 адреса снимается сигнал счета, по срезу которого происходит изменение содержимого счетчика 8 адресана единицу, т.е. устройство 1 подго 1557568отавливается к следующему циклу записи или считывания, процессор же заканчивает текущий цикл записи, снимая сигнал ОБМ, Временная диаграмма напряжений в режиме записи приведена на фиг,3.Считывание данных из многоблочной памяти происходит следующи% образомВ адресной части цикла считывания 10 работа происходит аналогично циклу записи, далее процессор устанавливает сигнал считывания ДЧТ на магистрали 33 процессора, который поступает на вход .считывания деширатора 2 адреса и через канальный приемник 5 передается в магистраль 34 многоблочной памяти, При этом в устройстве 1 на выходах 11 и 13 появляются сигналы управления, переключающие первый и второй канальные приемопередатчики 6 и 7 на трансляцию данных из магистрали 34 мнагоблочной памяти на магистраль 33 процессора, на выходе 31 дешифратора 2 адреса появляется сиг нал счета, в этовремя из выбранного банка 36 памяти из ячейки памяти, соответствующей текущему адресу, происходит считывание данных, которые, из магистрали 34 многоблочной памяти 30 транслируются в магистраль 33 процес сора, который считывает эти данные и заканчивает цикл считывания, снимая сигналы ДЧТ и ОБК, при этом в устройстве 1 происходит переключение первого и второго приемапередатчиков в исходное состояние, а срезом сигнала счета происходит изменение текущего адреса в счетчике 8 адреса на единицу. 40Формула изобретения Устройство для сопряжения процессора с многоблачной памятью, содержащее коммутатор адреса, канальный приемник, группы входов и выходов которого являются соответствующими группами входов и выходов устройства для подключения к синхронизирующим шинам магистралей процессора и многоблочнои 5 О 1 памяти, два канальных приемопередат- .чика, входы-выходы которых являютсясоответствующими входами-выходамиустройства для подключения к информационным шинам магистралей процессораи многоблочной памяти, а управляющиевходы - соответственно к первому ивторому выходам дешифратора адреса,группа синхронизирующих входов которого соединена с группой входов устройства для подключения к синхронизирующим шинам магистрали процессора,а третий выход соединен с разрешающимвходом канального передатчика, выходкоторого соединен с входом-выходомустройства для подключения к информационным шинам процессора, регистр номера массива, вход записи которогосоединен с четвертым выходом деширатора адреса, а выход соединен с ин-формационным входом канального передатчика и является выходом устройствадля подключения к шине адреса многоблочной памяти, причем выход второгоканального приемопередатчика соединенс информационным входам первого канального приемопередатчика, выход которого соединен с информационнымивходами дешиАратора адреса и регистраномера массива, о т л и ч а ю щ е -е с я тем, что с целью сокращенияаппаратурных затрат, в него введенысчетчик адреса и адновибратор, причемвыход первого канального приемопередатчика соединен с информационнымвходом счетчика адреса и первым информационным входом коммутатора адреса, выход и второй информационныйвход которого подключены соответственно к информационному входу второгоканального приемопередатчика и выходусчетчика адреса, входы записи и счетакоторого соединены соответственнос пятым и шестым выходами дешифратораадреса, седьмым выходом подключенногочерез одновибратор к управляющемувходу коммутатора адреса, входы сброса регистра номера массива и счетчикаадреса являются входом устройства дляподключения к шине сброса процессора.1557568+ - сжеоэаю витель В,Р.ерт орре а ктор А.Лежнина Тех лийнык Подписи Ти СССР т", г. Ужгород арина й ком енно-изда Произ аз 718 НИИПИ Госу