Устройство для обмена данными между процессором и периферийными устройствами

(56) ьство СССР 3/24, 1983.тво СССР 3/24, 1987. МЕНА ДАННЫМИ ИФЕРИЙНЫМИ 9 14(54)МЕЖДУУСТР иг. 7 - блоквключении вна фиг8 -работу арбитрааммы, поясняюв системе; на Изобрет тельной и может быть нии вычисл относится к вычислрительной технике и тельных мног ессорных сист аммы вводацессора в стройстве,горитм про мации из и те инфо Цель и ыв а етени краще сист е перифериин ус пр ь ГОСУДАРСТВЕННЫЙ НОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОТНРЫТИПРИ ГКНТ СССР 4375359/24-2415,128715.08.89. Бюл, 3Специальное констиброприбор"А А Вяльшин и М И681.325(088.8)Авторское свидетел7615, кл. С 06 Рторское свидетель8727 кл. С 06 РУСТРОЙСТВО ДЛЯ ОВПРОЦЕССОРОМ И ПЕЙСТВАМИ использовано при постро и устройств управления конт-измерительных управляющих паратурных затрат устроиства.На фиг. 1 представлена блок-схематройства; на фиг, 2 - блок-схемаоцессора с параллельными внутренними шинами адреса и данных; на фиГ. 3 - блок-схема процессора с мул типлексируемой шиной данных; на фиг. 4 - блок-схема периферийного устройства ввода, поясняющая алгоритм приема информации из периферийного устройства в процессор; на фиг5 - блок-схемапериферийного устройства вывода, поясняющая алгоритм записи информации из процессора в периферийное устройство; на фиг, 6 - блоксхема соединения, например, двух уст 2(57) Изобретение относится к вычислительной и измерительной технике и может быть использовано при построении вычислительных многопроцессорных систем и устройств управления контрольно-сигнальных управляющих систем. Целью изобретения является соЦ кращение аппаратурных затрат достигается тем, что в устройство,содержащее блок памяти команд, коммутатор управляющих линий и два элемента И-НЕ, введены триггер циклаи коммутатор информационной шины,О ил. ройств в систему; на схема арбитра шин при систему двух устройст диаграммы, поясняющие шин; на фиг. 9 - диаг щие работу устройства фиг 10 - ал Устройство содержит формировате синхросигналов, процессор 2, инрмационную и адресную 4 шины оцессора,линию 5 "Чтение памяти" линию 6 "Чтение" и линию 7 "Запис процессора, блок 8 памяти команд,первый элемент И-НЕ 9, триггер 10,коммутатор (буфер) 11 информационной Зффшины процессора, коммутатор (буфер) вй12 линий управления, второй элементИ-НЕ 13, информационный выход 14 устройства, выход 5 "Чтение" и выход16 "Запись" устройства, выход 17Запрос шин", вход 18 "Готовность78 30 3 15010шин", вход 19 прерывания процессора2 и вход 20 синхронизации процессора,Процессор 2 при выполнении (фиг.2)на базе микропроцессора с раздельными 5шинами адреса и данных (например, наБИС К 580 ВМ 80) содержит тактовый вход2,1, микропроцессор 2.2, информационную шину 23, линии 2,4 управления исистемный контроллер 2,5 (например, 10БИС К 580 ВК 28).При выполнении (фиг, 3) на базеоднокристальной ЭВМ (например, наБИС К 1816 ВЕ 48), имеющей мультиплексную шину адреса и данных, процессор 152 содержит тактовый вход 2,1, ЭВМ2,2, линию 2,3 синхронизации адресаи регистр 2,4 адреса (например,К 589 ИР 12),Периферийное устройство ввода 20состоит из дешифратора 21 адреса,триггера. 22, элемента ИЛИ 23, коммутатора (буфера) 24, одновибратора25 и информационных линий 26.Периферийное устройство вывода(фиг, 5). содержит триггер 27, элемент ИЛИ 28, коммутатор (буфер) 29,одновибратор 30, дешифратор 31 адреса и информационные линии 32.Система из двух процессоров(Фиг, 6) состоит из процессоров 33и 34, устройств 35 и 36 ввода и вывода, арбитра 37 шин, включающего,например, триггеры 38-40, элементыИ 41 и 42, элементы И-НЕ 43 и 449 35элементы ИЛИ 45 и 46, элементы,НЕ 47и 48,ограничительный резистор 49 инакопительный конденсатор 50.Устройство работает следующим образом. 40В исходный момент времени от схемы предустановки (на схеме не показано) процессор 2 устанавливается всостояние, при котором адрес первойвыбираемой команды является начальным адресом программы его работы,Под действием синхросигналовпоступающих от формирователя 1 в процессор 2, последний начинает в каждом машинном цикле вырабатывать сигнал на линии 5 (импульс нулевогоуровня), который совместно с кодовойкомбинацией, устанавливаемой процессором .2 на адресной шине 4 и поступающей на адресные входы блока 855памяти, По этому сигналу процессор2 считывает код текущей команды,выдаваемой из соответствующей ячейки блока памяти 8 на информационную шину 3. Код команды дешифрируетсявнутри процессора 2 и если это команда ввода или вывода информациииз процессора 2 в периферийное устройство, то осуществляется соответствующий цикл "Чтение" или "Запись".Цикл Чтение" осуществляется следующим образом,С выхода процессора 2 на линию6 выдается импульс отрицательнойполярности (сигнал переходит из единичного уровня в нулевой и обратно вединичный), который через элементИ-НЕ 9 поступает на вход триггера 1 О,на первый вход элемента И-НЕ 13 и навыход 17, В триггер 10.записываетсяинформация о готовности шин системы,Если шины были не готовы (на входе 18"Готовность шин" сигнал нулевогоуровня), то в триггер 1 О записывается сигнал нулевого уровня, которыйпоступает на вход элемента И-НЕ 13и запирает его, а также поступаетна вход 19 прерывания процессора.Приэтом. буфер 11 информационной шины,установленный сигналом "Чтение" налинии 6 на ввод информации с информационного выхода 14 на информационнуюшину 3, и буфер 12 выбраны не будут.После окончания цикла (холостого)чтения процессор 2 по сигналу на входе прерывания переходит к обработкепрерывания - внутренйий счетчик команд процессора 2 уменьшает свое содержимое на единицу и цикл "Чтение"повторяется, Триггер 10 установлен вединичное состояние первым сигналомна линии 5,Цикл "Запись" аналогичен циклу"Чтение", только буфер 11 устанавливается на пропускание информации синформационной шины 3 на информационный выход 14,В случае готовности системных шин(сигнал единичного уровня на входе18) единичные сигналы с выходов элемента И-НЕ 9, триггера 1 О и входа 18поступают на входы элемента И-НЕ 13,выходной сигнал которого разрешаетвыборку буферов 11 и 12. Происходитобмен информацией между процессором2 и системным периферийным оборудованием.На Фиг. 4 приведена схема системного устройства ввода, .поясняющая алгоритм функционирования процессора 2в режиме приема информации,501078еадресе; й - момент выдачи информационного сообщения; 1 з - момент запроса шик вторым процессором;,Смомент выдачи информации о адресе;5- момент выдачи информационного5сообшения,На фиг, 9 приведена диаграмма работы процессора 2 в системе, гдеС - момент выдачи информации о адресе (момент запроса шин, так как шины не готовы, эпюра "б"); С, - момент установки готовности шин (в холостом цикле); С - момент установкитриггера 10 (фиг. 1); йз - момент выдачи повторной икформации об адресе;С - мдмент выдачи икформационногосообщения; С - захват шин другимпроцессором; с - запрос шин при занятых шинах,На фиг, 10 приведен алгоритм функционирования устройства при вводе ивыводе информации. Приняты обозначения: А - формирование адреса устройства вывода во внутреннем регистре формирователя 1; А- формированиево внутреннем регистре процессора .2данных, подлежащих передаче в устройство вывода; А - выдача на инфор 0 мационную шину процессора содержимого формирователя 1, сопровождая ихсигналом 113 апись" на линии Записьпроцессора; А 4 - анализ наличия прерывания, если прерывание есть, то5переход к позиции 2; А - выдача наинформационную шину процессора содержимого регистра процессора 2, сопровождая их сигналом "Чтение" на линии "Чтение" и процессора; А 6 -0 формирование адреса устройства вводаво внутреннем регистре процессора;А 1, - выдача на информационную шинупроцессора содержимого регистра формирователя 1, сопровождая их сигналомЗапись" на линии "Запись" процессора; А 8 - анализ наличия прерывания,если прерывание есть, то переход кпозиции 7; А 7 - прием информации изустройства ввода, сопровождая приемсигналом "Чтение" на линии Чтение"процессора. На первом этапе процессор 2 выставляет на информационном выходе устройства 14 кодовую комбинацию, соответствующую адресу системного периферийного устройства, которая поступает на дешифратор 21, В случае совпадения кодовой комбинации с адресомустройства, на выходе дешифратора21 устанавливается сигнал нулевогоуровня, который сигналом "Запись",поступающим ка синхровход триггера22 с выхода 16 "Запись" устройства,записывается в триггер 22. Сигналнулевого уровня с выхода триггера 22поступает на вход элемента ИЛИ 23.На втором этапе процессор 2 осуществляет чтение информации, выставляя при этом на выходе 15 "Чтение"устройства сигнал нулевого уровня,который поступает на вход элементаИЛИ 23 и устанавливает на его выходесигнал нулевого уровня, который поступает на вход выбора буфера 24 иотпирает его. Информация с линии 26периферийного устройства через буфер24 выдается на информационный выходустройства 14,При окончании действия сигналана выходе 15 - переход с нулевогоуровня в единичный, сигнал аналогичного уровня с выхода элемента ИЛИ 23поступает на одновибратор 25, который вырабатывает импульс, поступающий с его выхода на установочный 3вход триггера 22 и устанавливает последний в единичное состояние,Цикл обмена окончен,На фиг. 5 приведена схема скстемного устройства вывода, поясняющая 4алгоритм функционирования процессора 2 в режиме вывода информации,Первый этап работы схемы аналогичен описанному. Устройство для обмена данными 55между процессором и периферийными устройствами, содержащее блок памяти кбманд, группа адресных входов и группа выходов которого являются Второй этап отличается тем, что на вход элемента ИЛИ 28 поступает сигнал с выхода 16 "Запись" устройства и направление передачи информации через буфер 29 противоположное, Запись в триггер 27 информации производится переходом сигнала на его синхровходе из нулевого уровня в единичный,На фиг, 8 приведены диаграммы работы арбитра ший совместно с процессорами, где- исходный момент времени;- момент запроса шин первым процессором и выдачи информации о Формула изобретениясоответствующими группами входов ивыходов устройства для подключениясоответственно, к выходной адреснойшине процессора и двунаправленнойинформационной шине процессора, коммутатор линий управления, первый ивторой информационные входы и первый и второй выходы которого являются соответствующими входами и выхода- оми устройства для подключения к выходным линиям "Чтение" и "Запись"процессора и входам "Чтение" и "Запись" периферийных устройств, первыйэлемент И-НЕ, выход которого соединен с первым входом второго элементаИ-НЕ, выходом соединенного с управляющим входом коммутатора управляющихсигналов, о т л и ч а ю щ е е с ятем, что, с целью сокращения аппаратурйых затрат устройства, в неговведены Фриггер цикла и коммутаторинформационной шины, причем первыйи второи информационные входы-выходыкоммутатора информационной шины являются соответствующими входами-выходами устройства для подключения кдвунаправленным информационным шинам процессора и периферийных устройств, синхровход триггера цикласоединен с выходом первого элементаИ-НЕ, первый и второй входы которогосоединены соответственно с входамиустройства для подключения к выходнымлиниям 1 Чтение" и Запись процессора,а выход является выходом устройствадля подключения к входам Запросшин" периферийных устройств, информационный вход триггера цикла являетсявходом устройства для подключения квыходам "Готовность шин" периферийных,устройств и соединен с вторым входомвторого элемента И-НЕ, третьим входом и выходом подключенного соответственно к выходу триггера цикла ивходу выборки коммутатора информаци"онной шины, управляющий вход которого соединен с входом устройства дляподключения к выходной линии "Чтение"процессора, вход выборки блокапамяти команд является входом устройствадля подключения к выходной линии1 Чтение памяти" процессора и соединен с установочным входом триггерацикла, выход которого является выхо-дом устройства для подключения к вхо"ду прерывания процессора,