Устройство для обмена данными между процессором и периферийными устройствами

Изобретение относится к вычислительной и измерительной технике иможет быть использовано при построении устройств управления вычислительных или контрольно-измерительных микропроцессорных систем,Целью изобретения является сокращение аппаратурных затрат,На фиг. 1 представлена блок-схемаустройства; на фиг. 2 - функциональные схемы коммутатора сигналов управления; на фиг. 3 - периферийное устройство ввода информации с клавиатуры;нф фиг. 4 - блок-схема алгоритма программы ввода информации и клавиатуры.Устройство содержит (фиг. 1) генератор 1 синхроимпульсов, шину 2 времЕнной синхронизации микропроцессора,процессор 3, адресную шину 4, информационную 1 шину 5 и шину б управленияпроцессора 3, первый элемент И-НЕ 7,второй элемент И-НЕ 8, память 9 команд, память 10 данных, таймер 11,третий элемент И-НЕ 12, вход 13 запро са прерывания, коммутатор 14 сигналов управления, выход 15 управленияустройства.Коммутатор 14 сигналов управления содержит (Фиг. 2) группу элементов ИЛИ 14-1, , 14-п.Устройство ввода информации склавиатуры содержит (фиг. 3) буферный регистр 1 б клавиатуры, элементИЛИ 17, элемент ИЛИ 18, буферную память 19 клавиатуры, клавиши 20 клавиатуры.Процессор 3 (фиг. 1) состоит измикропроцессора 21, соединенных шинами 22 и 23 данных и управления с системным контроллером 24. 40Устройство работает следующим образом.В исходный момент, времени от устройства начальной установки на вход"Сброс" (не показано) генератора 1 45подается сигнал сброса микропроцессорной системы. Генератор 1 по шине 2устанавливает счетчик команд микропроцессора 21 в нулевое состояние.При снятии сигнала на входе "Сброс"генератора 1 под действием синхроимпульсов, поступающих по шине 2, начинается приращение содержимого счетчика команд микропроцессора 21 после выполнения каждой команды на единицу. При этом в начале каждого машинного цикла микропроцессор 21 вырабатывает 1 Слово состояния", выдаваемое на шину 22 данных совместно 27 2с сигналом Синхро", который по шине2 через генератор 1 синхроимпульсовпоступает на вход синхронизации системного контроллера 24 и записывает вего внутренний регистр "Слово состоияния , Далее под действием сигналовна шине 23 управления на выходе системного контроллера 24, соединенномс шиной б управления процессора 3,устанавливаются сигналы, соответствующие "Слову состояний", а внутренний двунаправленный буфер системного контроллера 24 устанавливаетсялибо на пропускание информации с информационной шины 5 на шину 22 данныхи затем в микропроцессор 21, либо измикропроцессора 21 по шине 22 данныхна информационную шину 5.Состояние счетчика команд в циклевыборки команды выдается на адреснуюшину 4, в циклах ввода или вывода информации на адресную шину 4 выдается адресная комбинация, определяемаятипом выполняемой команды,Для разделения адресного пространства при адресации памяти 9 команд иостального оборудования используетсяодин из старших разрядов адреснойшины 4 (например, АВ 14) .При установке на адресной шине 4устройства адреса, в котором разрядАВ 14 равен нулю, производится выборка кода команды из памяти 9 команд,так как указанный вьппе разряд адресной шины 4 соединен с входом выборкипамяти 9 команд и тем самым подключа:ет ее к информационной шине 5 устройства, на которую выдается содержимоесоответствующей ячейки этой памяти,определяемой кодовой комбинацией наадресных разрядах, например, АВ ОАВ 13 адресной шины 4 устройства. Папять 10 данных используется для хранения промежуточных результатов данных и представляет собой оперативноезапоминающее устройство с произвольной выборкой информации, При записиинформации в память 10 данных процессор 3 выставляет на адресной шине 4код адреса, у которого разряд АВ 14установлен в единицу (это необходимо для того, чтобы память 9 команд вэто время в режиме "Не выбрано"), другой разряд, например, АВ 13 также установлен в единицу. В этом случае навыходе элемента И-НЕ 7 устанавливается нулевой потенциал, который, поступая на вход выборки, устанавливаетпамять 10 данных в режим "Выбрано".3 14187Процессор 3 выставляет на информационную шину 5 информацию, подлежащую записи в память 10 данных и по сигналу на линии "Запись в память" шины 6 управления, поступающему на вход "Разрешение записи" памяти 10 данных, записывается в ячейку памяти10 данных, определяемую кодовой комбинацией на адресной шине устройства. 10Таймер 11 предназначен для отсчета необходимых временных интервалов.Обмен информацией между процессором 3 и таймером 11 осуществляется по информационной шине 5 под воздействием сигналов, поступающих на входы "Чтение" и "Запись" таймера 11 соответственно с линией "Чтение памяти"и "Запись в память шины" 6 управления.При этом разрядами, например, АВ 8 и АВ 9 адресной шины 4 определяется внутренний регистр, участвующий в обмене информацией, а разряды АВ 14 и,например, АВ 12 должны быть установлены в единицу, так как только в этом случае на выходе элемента И-НЕ 8 устанавливается нулевой потенциал, который, поступая на вход выборки таймера 11, устанавливает его в режим "Выбрано".Тактирование таймера 11 осуществляется по входу синхронизации синхроимпульсами с уровнями ТТЛ-схем, поступающими с выхода генератора 1.Обмен информацией с периферийньм оборудованием осуществляется по информационной шине 5, адресной шине 4,а также под управлением сигналов на выходе 15. Особенность работы коммутатора 14 заключается в том что, когда происходит обмен информацией между процессором 3 и одним из внутренних блоков устройства (память 9 команд, память 10 данных или таймер 11), на выходах устанавливаются единичные потенциалы, При этом ни одно из периферийных устройств к информационной шине 5 не подключается. Это достигается тем, что при установке нулевого потенциала в разряде АВ 14 шины 4 или на выходах элементов И-НЕ 7 либо 8, на выходе элемента И-НЕ 12 устанавливается единичныйпотенциал, который на выходе 15 устанавливает единичные потенциалы.При обмене данными с периферийным оборудованием, например клавиатурой, на адресном выходе устройства, образованном хотя бы частью адресных ли 3045 5055 274ний шины 4 адреса устанавливается кодовая комбинация, достаточная дляадресации к конкретному устройству,например в разрядах АВ 1 и АВ 2 устанавливаются нулевые потенциалы, аво всех остальных разрядах - единичные потенциалы.На информационной шине 5 устройства устанавливается кодовая комбинация, которая должна быть записанав буферном регистре 16 (фиг, 3). Приэтом на выходе элемента ИЛИ 17 устанавливается нулевой потенциал, который поступает на вход выбора режимабуферного регистра 16 и устанавливаетпоследний в режим записи.С появлением сигнала (для приведенного примера) на линии "Запись впамять" на выходе 15, поступающегона вход синхронизации буферного регистра 16, последний записывает информацию с информационной шины 5 всвой внутренний регистр.Для считывания информации о состоянии клавиш 20 адресная комбинацияна адресной шине 4 остается неизменной. С появлением сигнала на линии"Чтение памяти", поступаюцего вместес адресньии разрядами АБ Ои АВ 1, навыходе элемента ИЛИ 18 устанавливаетсянулевой потенциал, который в своюочередь поступает на вход выбора кристалла буферной памяти 19 и подключает ее выходы к информационной шине5, Производя периодический опрос состояния клавиш 20 клавиатуры анализируется наступление момента их нажатия. При необходимости опрос клавиатуры может осуществляться через механизм прерывания, но это приводитк дополнительным аппаратным затратампри реализации клавиатуры.Таким образом, устройство позволяет сократить количество адресныхразрядов на выходе устройства, таккак, используя например, только линии нЗапись в память", нЧтение памяти" на выходе 15 позволяет применитьодну и ту же кодовую комбинацию наадресной шине 4 для записи и чтенияинформации из периферийных устройств,Алгоритм функционирует следуяцимобразом (фиг. 4),А 1. Осуществляется считывание содержимого канала таймера 11 и анализируется на предмет окончания счета.А 2. Если счет таймером 11 неокончен, то в А 3 осуществляется вы1418727 20 ход из программы опроса кпавиатуры,в противном случае происходит опросклавиатуры.А 4. Обнуляется первый регистрмикропроцессора 21, чтобы организовать счетчисла опрошенных строк клавиш клавиатуры, а во втором регистремикропроцессора 21 устанавливаетсякод, в котором нуль присутствует только в одном разряде, соответствующемпервой строке клавиш клавиатуры.А 5. Содержимое второго регистрамикропроцессора пересылается в буферный регистр 16 клавиатуры.А 6, Производится считывание информации о состоянии клавиш 20 в первой строке клавиатуры из буферной памяти 19 клавиатуры в третий регистрмикропроцессора 21.А 7. Если считанный код не содержит нулей, то клавиши 20 в строке ненажаты.А 8. Сдвигается нуль во втором регистре,25А 9. Счетчик строк в первом регист.ре увеличивается на единицу.А 10. Анализируется, прошло ли число сдвигов, равное числу строк, еслида, то в А 12 запускается таймер 11и в А 10 осуществляется выход из под 30программы опроса клавиатуры (нажатыхклавиш 20 не было), если нет, то циклповторяется, начиная сметки М 1 (А 1113. Переход к метке М 1).А 14, Если в строке клавиша 20 нажата, то путем поразрядного анализаосуществляется поиск нуля в разрядахтретьего регистра, при этом число шагов поиска подсчитывается в четвертомрегистре и является информацией остолбце, в котором нажата клавиша 20.А 15, На основании информации вовтором и четвертом регистрах получаем координаты нажатой клавиши 20(номер строки и номер столбца), 45А 16. Из ОЗУ считывается информация о предыдущих состояниях нажатойклавиши 20 в пятый регистр.А 17. Информация обновляется и возвращается в соответствующую ячейку 50ОЗУ,6А 18, Запускается таймер 11 и программа переходит к обработке информации с учетом изменившихся данных. Формула изобретения Устройство для обмена данными между процессором и периферийными устройствами, содержащее генератор синхроимпульсов, первый выход которого является выходом устройства для подключения к синхронизирующему входу процессора, а второй выход подключен к синхровходу таймера, память команд и память данных, адресные входы которых образуют вход устройства для подключения к адресной шине процессора и периферийных устройств, первый и второй элементы И-НЕ, первые и вторые входы которых соединены с входом устройства для подключения к адресной шине процессора, а выходы соединены со- ответственно с входами выборки памяти данных и таймера, информационные входы-выходы которых и выход памяти данных образуют вход-выход устройства для подключения к информационной шине процессора, причем вход выборки памяти команд соединен с входом устройства для подключения к адресной шине процессора, вход разрешения записи памяти данных и входы записи и чтения таймера образуют вход устройства для подключения к шине управления процессора, о т л и ч а ю щ е е с я тем, что, с целью сокращения аппаратурных затрат, устройство содержит третий элемент И-НЕ и коммутатор сигналов управления, причем первый и второй входы третьего элемента И-НЕ соединены соответственно с выходами первого и второго элементов И-НЕ, а третий вход - с входом устройства для подключения к адресной шине процессора, выход третьего элемента И-НЕ соединен с управляющим входом коммутатора сигналов управления, информационный вход и выход которого соединены с соответствуюпщми входом и выходом устройства для подключения к шине управления процессора и шинам управления периферийных устройств.1418727 Фиг,9оставитель В. Вертлибехред А.Кравчук Корректор А. Обруча едактор Н. Лазаренко каз 4155/47 13035 Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная Тираж 704 НИИ 11 И Государственного по делам изобретений Москва, Ж, Раушс