Устройство для вычисления функций синуса и косинуса

ОП ИСАНИЕИЗОБРЕТЕНИЯК АВТОРСКОМУ СВИДЕТЕЛЬСТВУ Союз СоветскихСоциалистическихРеспублик .(61) Дополнктельное к авт. свид-ву- (22) Заявлено 180280 (21) 2884948/18-24 с присоединением заявки Мо М Кп з 6 06 Р 7/548 Государственный комитет СССР по делам изобретений и открытий.Черкасск 1) Заявите Львовск на Ле нинск на политехнический ио комсомола м. 54) УСТРОЙСТВО ДЛЯ. ВЫЧИСЛЕНИЯ ФУНКЦИЙ СИНУСА И КОСИНУСА2 М, ока пос рки из блмяти;ирования двмматоре;га в сдвига вычислеций з 1 п х равления, и два ойство длческих фущее блокблок памя1),Известно устр я тригонометри созх , содержа лок умножения, егистра сдвига нни Изобретение относится к вычислительной технике и предназначено для использования в высокоскоростных специализированны вычислительных устройствах, например в устройства для вычисления быстрого преобразования Фурье. Недостатком известного устройства является его низкое быстродействие, поскольку устройство работает по, итерационному принципу и для вычисления функций з 1 п х и сов х с требуемой точностью в нем затрачивается 18 тактов, причем в каждом такте выполняется операция умноженияНаиболее близким по технической сущности к изобретению является цифровой генератор функций, содержащий регистры старших и младших разрядов аргумента, четыре блока постоянной памяти, два коммутатора, сумматор, ;двигатель, дешифратор и выходной регистр. Время вычисления значения функции в данном цифровом р торе определяется какВЫВ + сЧм+ сгде ВыВ- время выботоянной.павремя суммОчи ух чисел на су-сдВ,те 10 Ле 2),Недостатком данного устройстваявляется низкое быстродействие.Цель изобретения - повышение быстродействия устройства,Указанная цель достигается тем,что в устройство для вычисления.функций синуса и косинуса, содержащее регистры старших и младших разрядов аргумента, четыре блока памяти,сумматор, сдвигатель, дешифратор,выходной регистр, причем выход регистра старших разрядов аргументасвязан с выходом первого блока памяти, выход регистра младших разрядов аргумента связан, с входом второго блока памяти, выход сумматора связан с входом выходного регистра, дополнительно введены десять промежуточных регистров и второй сумматор,Причем вход первого промежуточногоЗО регистра соединен с выходом регистрастарших разрядов аргумента, выход первого промежуточного регистра сое" динен с входом второго промежуточного регистра, подключенного через третий блок памяти к входу третьего промежуточного регистра, выходом 5 соединенного с входом четвертого промежуточного регистра, выход которого подключен к первому входу первогссумматора, второй вход которого через пятый промежуточный регистр сое О динен с выходом сдвигателя, первыйвход которого соединен с выходом шестого промежуточного регистра, подключенного через четвертый блок памяти к выходу седьмого промежуточного регистра, вход которого соединен с выходом второго сумматора, второй вход сдвигателя соединен с выходом восьмого промежуточного регистра, вход которого подключен к выходу дешифратора, вход которого соединен с выходом седьмого промежуточного регистра, выход второго блока памяти соединен с входом девятого промежуточного Регистра, выход которого соединен с первым .входом второго сумматора, второй вход которого соединен с выходом десятого промежуточного регистра, вход которого соединен с выходом первого блока памяти, управляющие входы регистров старших и младших разрядов соединены с первым тактовым входом устройства, управляющие входы первого, девятого и десятого промежуточных регистров соедичены с вторым тактовым 35 входом устройства, управляющие входы второго и седьмого промежуточных регистров соединены с третьим тактовым входом устройства, управляющие входы третьего, шестого и восьмого проме жуточных регистров соединены с четвертым тактовым входом устройства, пятый тактовый вход которого соединен с управляющими входами четвертоГо и пятого промежуточных РегистРов, 45 управляющий вход выходного регистра соединен с шестым тактовым входом устроиства.На чертеже представлена блок-схема устройства. 50Устройство содержит регистр 1 старших разрядов аргумента, регистр 2 младших разрядов аргумента, промежуточные регистры 3 - 12, блоки 13 16 постоянной памяти су "аторы 17 и 55 18, дешифратор 19, сдвигатель 20, выходной регистр 21, тактовые входы 22 - 27 устройства.Тактовые импульсы, поступающие на регистры устройства, вырабатываются в генераторе тактовых импульсов (не60 показан) . Изменение содержимого регистров происходит по переднему фронту каждого импульса записи. Для исключения гонок импульсы смещены с помоИью элементов задержки в каж дой ступени на время Ь . Разбивка устройства регистрами позволяет работать всем ступеням независимо, поэтому сразу после освобождения первой ступени в нее загружается новый операнд, а во второй ступени уже обрабатывается операнд, прошедший первую ступень и т.д. Последовательность операций, выполняемых над операндами при прохождении всех ступеней, определяет выполнение операции вычисления синуса или косинуса. Производительность конвейерных устройств .при условии обработки массивов, в которых коли ество операндов существенно больше числа ступеней конвейера, характеризуется длительностью такта Т продвижения данных по конвейеру. Длительность такта Т определяется максимальной задержкой распространения сигнала, которой обладают комбинационные схемы некоторой ступени конвейера, в данном случае ступени, содержащей сумматор.Блок 13 памяти, предназначен для хранения таблицы значений 1 од созхо в случае вычисления функции синуса и таблицы значений од зХп х) в случае вычисления функции косинуса, блок 14 памяти обеспечивает табличное преобразование величины ьх в значение Зов Ь х; блок 15 памяти хранит таблицу значений зхп хо в случае вычисления синуса и соз х в случае вычисления косинуса, блок 1 б памяти выполняет преобразование вида з - 21.Промежуточные регистры 3 - 12предназначены для хранения результатов промежуточных вычислений идля обеспечения конвейерного способа обработки.Устройство Производит вычисленияна основе таблично-алгоритмическогометода. Значение функций синуса и,косинуса достаточно находить в пределах изменения аргумента от 0до - , так как значения этих функций для произвольного значения аргумента в силу их периодичности можнополучить из значений .функций в интервале О, -) путем дополнительнойоперации типа сложения или изменениязнака,.Вычисление Функций з 1 п х и соз х от аргумента х 0 4 хв ) произвоЛдится в устройстве на основе следующих соотношений,Пусть хо - число, образованное старшими разрядами аргумента, Ь х - число, образованное младшими разрядами аргумента.То есть разбиваем аргумент х=О,х,х,х на сумму узловой точки хд=Охх,х и при.(1+ )выполняемые с погрешностью Е ( 2которая может быть сделана выходящейза пределы разрядной сетки надлежащим выбором параметра К,Для нычисления значений синуса и 15косинуса получаем ныражения5 ЮХ=Ыо ХО+ДЗ(охи В 1 ахАТОС, ДХ+ ВО СО 8 Хо)фо ах+Во рох) 20созх=совх дссах=соьхо где параметр К должен удовлетворятьусловию К )Устройство работает следующимобразом.Значение хо хранится в регистрестарших разрядов аргумента 1, значение дх - в регистре младших разрядов аргумента 2. В первом тактеработы устройства в блоке 13 памяти 30по значению хо, поступающему изрегистра 1 формируется значениешоу соя хо при вычислении синусаи бои 81 П х о при вычислении косинуса. В блоке 14 по значению дхформируется значение 1 оддх. Вовтором такте эти значения записываются соответственно в промежуточные регистры 4 и 5, а значение хоиз регистра 1 записывается в промежуточный регистр 3, На сумматоре17 формируется выражение, равное сумме содержимого регистров 4 и 5, которое в третьем такте записываетсяв про 4 ежуточный регистр, 7, а в,промежуточный регистр 6 записываетсязначение регистра 3. По значению хо,поступающему из регистра 6, в блоке15 памяти. формируется значение 81 п хопри вычислении синуса и соя х о привычислении косинуса, а по содержимому регистра 7 в блоке 16 постояннойпамяти формируется значениеЮо дх+Яа соях ),при вычислении синуса и значение553 о,р 3 й Мохо)в обратном коде при вычислениикосинуса, то есть в блоке 16 60производится преобразование г -2Поскольку при потенцировании появляется характеристика, то и устройствовведен дешифратор 19, который, анализируя содержимое регистра 7, выраба 25- 5 (раз),Формула изобретения Устройство для вычисления функций синуса и косинуса, содержащее регистры старших и младших разрядов аргумента, четыре блока памяти, сумматор, сдвигатель, дешифратор, ныходной регистр, причем выход регистра старших разрядов аргумента соединен с выходом первого блока памяти, выход сумматора соединен с входом выходного регистра, о т л и ч а ю ращение дх = х - хо. Тогда для функдии синуса имеем соотношениед 81 п х = 81 П(хо+ дх) - 81 п х о дх2 81 П - соя (х о+ ) = д х. соя хо,а для функции косинуса дсоя х = соЯ(х о+ дх) -тывает код, который указывает, на:колько необходимо сдвинуть значениес выхода блока 16, чтобы учесть характеристику. В четвертом такте содержимое блоков 15 и 16 и дешифратора 19 записывается соответственнов промежуточные регистры 8 - 10.Всдвигателе 20 осуществляется указанный сдвиг, и с его выхода полученное значение записывается в пятомтакте в промежуточный регистр 12,а в регистр 11 записывается содержимое регистра 8, На сумматоре 18суммируются содержимое промежуточного регистра 11 и содержимое промежуточного регистра 12, т.е. формируется результат вычисления, которыйв шестом такте записывается в выходной регистр.Суммарный объем постоянной памятидля синуса и косинуса определяетсявыражением=(4 пп+6+Я) 2" + (3 (и+1) +г) 2" ",где Я .= 8 о 9) К, г = Го 9 О (и-)+1) .Используя это выражение, можносоответствующим выбором параметраЕ получить устройство, обеспечивающее требуемую точность вычисленийс минимальным суммарным объемомпостоянной памяти. Для.п=24 имеемО = 329 )сУстройство работает по конвейерному принципу. В каждом такте в негоможно вводить новый операнд. По истечении первых шести тактов на выходеустройства получим первый результат,и дальше с каждым тактом на выходе устройства появляется новый результат, то есть быстродействие устройства определяется длительностью такта, Длительность,же такта н предлагаемом устройстве определяется задержкой в наиболее времяемком узле, которым является сумматор, поэтому Т = С . Быстродействие же известсмного устройства не превышает2 сбыБ+ 2 ссхм + "с Поскольку обычно С щ 5: СС "- ССдЬ 1то быстродействие предлагаемогоустройства выше, чем известного вщ е е с я тем, что, с целью повышения быстродействия, в устройствовведены десять промежуточных, регистров и второй сумматор, причем входпервого промежуточного регистра соединен с выходом регистра старших 5разрядов аргумента, выход первогопромежуточного регистра соединен свходом второго промежуточного регистра, подключенного через третий блокпамяти к входу третьего промежуточного регистра, выходом соединенногос входом четвертого промежуточногорегистра, выход которого подключенк первому входу первого сумматора,второй вход которого через пятый 15промежуточный регистр соединен свыходом сдвигателя, первый вход которого соединен с .выходом шестогопромежуточного регистра, подключенного через четвертый блок памяти квыходу седьмого промежуточного регистра, вход которого соединен свыходом второго сумматора, второйвход сдвигателя соединен с выходомвосьмого промежуточного регистра,вход которого подключен к выходудешифратора, вход которого соединенс выходом седьмого промежуточного регистра, выход второго блока памятисоединен с входом девятого промежуточного регистра, выход которого соединен с первым входом второго сумматора, второй вход которого соеди нен с выходом десятого промежуточного регистра, вход которого соединен с выходом первого блока памяти, управляющие входы регистров старших и младших разрядов соединены с пер" вым тактовым входом устройства, управляющие входы первого, девятого и десятого промежуточных регистров соединены с вторым тактовым входом устройства, управляющие входы второго и седьмого промежуточных регистров соединены с третьим тактовым входом устройства, управляющие входы третьего, шестого и восьмого промежуточных регистров соединены с четвертым тактовым входом устройства, пятый тактовый вход которого соединен с управляющими входами четвертого и пятого промежуточных регистров, управляющий вход выходного регистра соединен с шестым тактовым входом устройства.Источники информации,принятые во внимание при экспертизе1. Авторское свидетельство СССР9 591857,.кл. О 06 Р 7/38, 1978,2. Потапов В.И., Нестерук В.Р.,флоренсов А.Н. Быстродействующиеарифметико-логические устройстваЦВМ. Новосибирск, 1978, с. 29 - 32/5 т Де илиал ППП фПатентф, г, Ужгород, ул, Проектна 1/б 3 Тираж 732ИИПИ Государственного комипо делам изобретений и о035, Москва, Ж, Раушск Подписноета СССРрытий