Устройство управления буферной памятью

с .о 9 знаяатен нсО ПИЗОБРЕТЕНИЯ Союз Советских Социалистических Республик(22) ЗаЯвлено 2001.78 (21) 2572325/18-24 1,51)М. Кл.2 с присоединенИем заявки Мо С 06 Р 9/00 Государственный комитет СССР по делам изобретений и открытий(088.8) Дата опубликования оййсания 300580(54) УСТРОЙСТВО УПРАВЛЕНИЯ БУФЕРНОЙ ПАМЯТЬЮ 1Изобретение относится к вычислительной технике и может быть использовано в центральных процессорах ЭВМвысокой производительности,Введение буферных памятей большого 5объема в состав центральных процессоров является известным способом повышения быстродействия вычислительноймашины в целом. Буферная память обычно недоступна программисту иуправляется на динамической основе,Параллельно с выполнением вычисленийпроизводится подкачка информации изоперативной памяти в буферную с некоторой избыточностью, что обеспечи" 15вает высокую вероятность использования информации, размещенной в буферной памяти. Кроме того, при доста-точно болыйом объеме буферной памяти,циклические программы могут размещаться в ней целиком, что приводитк работе процессора исключительнос буферной памятью, которая обладаетбыстродействием на порядок большим,чем оперативная память. Все зто обеспечивает необходимый положительныйэФфект. Известно устройство, содержащеебуферную память, логически разделен 2ную на 16 равных секторов, а каждый сектор + на 16 блоков, и адресную память, с помощью которой устанавливается соответствие между расположением идентичной информации в оперативной и буферной памятях, соединенные между собой определенным образом, причем адресная память включает множество регистров сегмента-страницы для хранения адресов сегментов и . страниц, секторы которых размещены в буферной памяти, множество регистров сектора, каждый из которых соответствует ойределенному сектору буферной памяти и содержит номер сектора в странице для хранимой информации, множество узлов связи, с помощью которых устанавливается, с каким из регистров сегмента-страницы связан каждый регистр сектора, входной регистр испблнительйого адреса, вход которого соединен с адресным входом устройства, причем исполнительный адрес разделен на логические поля, означающие номер сегмента, номер страницы в сегменте, номер сектора в странице, номер блока в секторе и номер байта в блоке, множЕство узлов сравнения, с помощью которых происходит сравнение полей исполнительного адреса на входном регистре, означающих номера сегмента, страницы исектора, с регистрами сегмента-страницы и сектора, шифратор, входы которого соединены с выходами узлов сравнения с целью выработкИ адреса требуемой информации по буферной Памяти,унойество индикаторов значимости по"одному на каждый блок буферной памяти,индикаторный узел,. соединенный свыходами узлов сравнения и индикаторов значимости,предназначенный дляопределения, есть ли требуемая информация в буферной памяти, и узел управления последовательностью замещениясекторов 11),Упомянутое устройство обеспечиваетактивную работу процессора с буфернойпамятью, что значительно,повышаЕтбыстродействие всей машины.Однако, как было отмечено, буферная память недоступна программисту 20в отличие от оперативной памяти. Возникают ситуации, когда информацияизменяется в тех секторах оперативнойпамяти, которые также размещены в буферной памяти, напРимеР при вводе 25информации из внешних устройств воперативную память.В таких случаях адрес изменяемогоучастка памяти поступает на входнойадресный регистр устройства и новаяинформация вводится также и в буфернуюпамять Кроме того; изменяются шиныобнуления индикаторов значимости,с помощью которых происходит полноеобнуление буферной памяти.Занятие буферной памяти на времяввода йнформации с внешних устройствявляется недостатком данного устройства, так как обращения к буфернойпамяти процессора в этих случаяхблокнруется, что снижает общее быстродействие вычислительной машины.Наиболее близким по технической" сущности к предлагаемому являетсяустройство для частичного обнулениябуферной памяти содержащее буфернуюпамять, информационные вход и выходкоторой соединены соответственнос информационными входом и выходомустройства, регистр сегмента, входкоторого, соединен с первым адреснымвходом устройства, сумматор первыйвход которого соединен с выходомрегистра сегмента, а второй вход -со вторым адресным входом устройства, пр 9 чем лишь с той его частью,которая означает номер страницы, 55первый узел коммутации, первый входкоторого соединен с выходом сумма-тора, а второй - с третьим адреснымвходом устройства, означающим номерстраницы, данные которой. необходимообнулить в буферной пайяти, адреснуюпамять, ячейки которой сгруппированыв таблицу, содержащую строки и столбцы, а ячейка адресной памяти хранитномер страницы, к которой принадле жат соответствующие данные в буфернойпамяти, узел сравнения, первый входкоторого связан с выходом первогоузла коммутации, который такжесоединен со входом записи адреснойпамяти, две памяти - битов значимости и указателей блока замещения,количество ячеек которых соответствует количеству строк адресной памяти,причем ячейка памяти битов значимостихранит биты, равные единице,впозициях, соответствующих значимымадресам в строке адресной памяти,аячейка памяти указателей блока замещения хранит позицию адреса в строкеадресной памяти, которая будет изменяться при очередном замещении информации в соответствующей строке буферной памяти, регистр задержки, вход которого также соединен со вторым адресным входом устройства, счетчик обнуления,второй узел коммутации, первыйвход которого соединен с выходом регистра задержки, второй вход - с выходом счетчика обнуления,а выход- с адресными входами адресной памяти,памяти битов значимости и памяти указателей блока замещения, первый узел управления,выход которого соединен с информационным входом памяти битовзначимости, второй узел управления,выход которого соединен информационным входом памяти указателей блоказамещения, узел сборки, шифратор,третий узел коммутации, причем выходузла сравнения соединен со входом шиф,ратора,первым входом первого узлауправления и входом узла сборки, выход которого соединен с индикаторнымвыходом устройства и управляющим входом третьего узла коммутации, узелуправления корректором, первый входкоторого соединен с выходом памятибитов значимости, который также соединен со вторым входом первого узлауправления и управляющим входом узласравнения, корректор, первый входкоторого соединен с выходом узлауправления и с выходом памяти указателей блока замещения, который соединен также со вторыми входами узлауправления корректором и второгоузла управления, дешифратор, входкоторого соединен с выходом корректора,.который соединен также со вторым входом третьего узла коммутации,а выход - с третьим входом первогоузла управления и управляющим входомадресной памяти, регистр адреса, первый вход которого соединен с выходомтретьего узла коммутации, второйвход - с выходом регистра задержки,а выход с адресным входом буфернойпамяти, кроме того, вход полного обнуления устройства соединен с первымиуправляющими входами второго узлакоммутации, счетчика обнуления, второго узла управления и с четвертымвходом первого узла управления, авход частичного обнуления устройствасоединен со вторыми управляющимивходами первого узлакоммутации, второго узла коммутации, сЧетчика обнуления и пятым входом первого узлауправления 2. 5Устройство предусматривает выполнение процессором двух специальныхкоманд Обнулить сегмент 1.и Обнулить страницу По команде Обнулитьсегмент в устройство поступает 10специальный сигнал, который подключаетк адресной шине памяти индикаторовзначймости счетчик, значение которого изменяется от нуля до максимального. С каждым шагом изменения счетчика устанавливаются в нуль индикаторызначимости соответствующей строкиадресной памяти до тех пор, пока всеиндикаторы не обнулятся. По командеОбнулить страницу в устройствопоступает другой сигнал, который также запускает счетчик для адресациипамяти индикаторов значимости и адрес-ной памяти. Кроме того, к узлу сравнения подключается шина, по которойпоступает номер обнуляемой страниц.Сравнение с адресами, считанными изадресной памяти, вызывает запись нулей в соответствующие разряды памятииндикаторов значимости. После сравнения со всеми адресами, хранящимисяв адресной памяти, индикаторы значи"мости блоков обнуляемой страницы оказываются в О,В.известном устройстве частичноеобнуление является относительно35короткой операцией, после которойпроцессор вновь получает доступ кбуферной памяти,причем явление несоответствия между информацией, хранимой в оперативной и буферной памя-. 40тях, не имеет места.Упомянутое устройство обладаетследующей особенностью,Единицей памяти, которая подлежит 45 .Обнулению, является страница фиксированного размера, Как известно, программы в оперативной памяти размещаются вплотную друг к другу(это связано с экономией памяти), а размер их является величиной случайной . Ввод информации также осуществляется массивами переменной длины. Поэтому обнуление страницы в буферной памяти не связано с полным изменением всей страницы в оперативной памяти.Недостатком упомянутого устройства заключается в избыточном обнулении буферной памяти,а также в последователь ном характере обнуления буферной памяти,который связан с последовательным считыванием всех ячеек адресной памяти. Все это снижает общее быстродействие вычислительной машины.Цель изобретения - повышение быстродействия вычислйтельной системы 5 на основе уменьшения избыточности частичйОго обнуления буферной памяти, уменьшения "времени частичнога обнуления, сокращения объема памяти.Поставленная цель достигается тем, что в устройстве, содержащем память битов значимости, адресную память, регистр адреса, Шифратор, блок сборки, причем вход памяти битов значимости и первый вход буферной памяти соединены с выходом регистра адреса, второй вход буферной памяти является информационным входом устройства; а выход буферной памяти является информационным выходом устройства, выход памяти битов значимости является первым индикаторным выходом устрой-. ства, выход блока сборки является вторым индикатЬрным выходом устройства, выход шифратора подключен к первому входу регистра адреса, второй вход которого соединен с первым выходом адресной памяти, первый вход адресной памяти является индексным входом устройства, второй вход адрес- ной памяти являетсябазовым входом устройства, в него введена группа элементов И, группа регистров значимосги, дешифратор, счетчик сектора замещения, регистр. заполненности и блок коммутации, при этом вторые выходы адресной паМяти соединены соответственно с первыми "входами регистров значимости группы и первыми входами элементов И группы, третьи, выходы адресной. памяти подключены ко вторым входам элементов И группы, вторые входы регистров значимости группы соединены со входом Полное обнуление устройства, третьи входы регистров значимости группы соединены со входом ЧастичнОе обнуление устройства, а четвертые входы регист ров значимости группы и групйа входов адресной памяти подключены к выходам дешифратора, вход которого соединен с выходом счетчика замещения, первый вход которого соединен со вторым индикаторным выходом устройства. выходы . элементов Игруппы соединены со входами шифратора и входами блока сборки, при этом адресная память содержит входной регистр индекса, входной регистр базы; группу регистров индекса, группу регистров базы, группу блоков сравнения индекса и группу блоков сравнения базы причем вход входного регистра индекса является первым входом адресной памяти, а выход входного регистра. индекса соединен с первыми входами регистров группы индекса, с первыми входами блоков сравнения индексов группы и является первым выходом адресной памяти, выход каждого регистра индекса группы соединен со вторым входом соответствующего блока срав- нения индексов группы, а выходи блоков сравнения индексов группы являются третьими выходами адресной памяти,вход входного регистра базы соединенсо вторым входом адресной памяти, авыход входного регистра базы соединен,;с первыми входами .регистров базы 5группы и первыми входами блоков сравнения базы группы, выход каждого регистра базы группы" соединенсб"Вторым,входом соответствующего блока сравнения базы группы, выходы блоков 10сравнения базы группы являются вто,рыми входами адресной памяти, а вто.Рые входы регистров базы группыподключены ко вторым входам соответ-ствующих Регистров индекса группы 15и являются группой входов адреснойпамяти. Кроме того выходы регистровзначимости группы подключены ковходам регистра заполненности, первымвходам блока коммутации и третьимвходам элементов И группы, выход регистра заполненности соединен со вторым входом счетчика сектора занятости,а выход блока коммутации соединенс третьим входом счетчика сектора занятости, выход которого подключенко второму входу блока коммутации. На фиг,1 представлена схема устрой, ства для частичного обнуления памяти;на Фиг,2 - схема, поясняющая работуустройства; на фиг.З - один из индикаторов значимости.Схема устройства содержит буферную память 1, память 2 битов значимости, адресную память 3, регистр 4 35адреса, шифратор 5, блок 6 сборки,входной регистр 7 индекса, входнойрегистр 8 базы, регистры 9,1-9 п индекса, группу блоков 10.1-10.п сравнения индекса, регистры 11.1-11.п 40базы, группу блоков 12.1-12,п сравнения баз, блоки 13.1-13.п сбвпадения(группа элементов И), индикаторы14.1-14.п значимости (группа регист-,ров значимости), индикатор (регистр)15 заполнения, блок 16 коммутации,указатель (счетчик) 17 сектора замещения, дешифратор 18, индексный вход19, базовый вход.2 О, вход 21 полногообнуления буферной памяти, вход 22 50частичного обнуления буферной памяти,информационный вход 23, первый индикаторный выход 24, информационныйвыход 25, второй индикаторныйвыход,26.В состав индикатора значимостивходят триггер 27, схема ИЛИ - 28,схема И - 29, первый вход 30, второйвход 31, третий вход 32, четвертыйвход 33, выход 34,устройство для частичного обнуления буферной памяти работает следую,щим образом.Программы использователя и операционной системы представляют собойсовокупность процедур, каждая из б 5 которых обладает свойством повторной входимости, Доступ к командам и дан-. ным процедур осуществляется через таблицы управляющих слов - дескрипторов, каждое иэ которых описывает некоторую логическую область памяти произвольной длины. В общей случае дескриптор содержит базу - адрес начала массива некоторой процедуры и количество - величину, определяющую размер массива. Доспут к слову, расположенному внутри массива, осуществляется путеминдексирования соответствующего дескриптора.Сущность этой операции состоит в следующем.Команды считывания, записи и ветв- ления влючают в себя информацию о расположении дескриптора и смещении относительно базы в инде.Из дескриптора выделяется база и сумМируЕтся с индексом. Полученный таким образом исполнительный адрес идентифицирует расположение требуемого слова в оперативной памятиОперационная система осуществляет динамическое распределение основной памяти для объектных сегментов и массивов данных переменных размеров по мере обращения к ним во время выполнения программы. Так как объектные сегменты одного вычислительного процесса не обязательно должны располагаться в памяти последовательно один за другим, память распределяет-, ся смаксимальной плотностью. Такая стратегия размещения сегментов в оперативной памяти позволяет при вводе нового сегмента разместить его на место сегмента приблизительно такого же размера, как и вновь вводимый,Работа устройства рассматривается на примере применения его в процессоре многопроцессорной вычислительной системы.Буферная память 1, входящая в состав устройства, является памятью секторного типа и содержит 32 сектора по 16 64-разрядных слов.Каждый сегмент оперативной памяти логически разделяется на секторы иэ 16 слов. Последние секторы могут быть неполными Любой сектор оперативной памяти может быть размещен в любом секторе буферной памяти 1. Соответствие между секторами информации по оперативной и буферной памятям устанавливается с помощью адресной памяти 3, которая представляет собой память ассоциативного типа. Ячейки адресной памяти 3 объединены н пары база-индекс так, что каждая ячейка хранит полноразрядную базу сегмента, информация которого размещена в соответствующем секторе буФерной памяти, и индекс - номер сектора в сегменте. Базы хранятся в регистрах 11.1-11.п базы, а индексызамещения. Единица на втором индикаторном выходе 26 означает, что вбуферной памяти сектор с требуеМымсловом размещен в секторе, номеркоторого Формируется на выходе шифратора 5. К номеру сектора добавляютсямладшие разряды входного регистра индекса 7, и полученный таким образом адрес поступаетна регистр адреса 4, Далее по этому адресу выполняется операция, для которой был выданзапрос. Из памяти 2 битов значимостисчитывается соответствующий бит, Еслион равен единице, производится запись кода е информационного входа23 в буферную память 1 при операциизаписи, или считывание слова из буферной памяти 1 на информационныйвыход 25 при операции считыванияЕсли первый индикаторный выход 24равен нулю, то центральный процессор формирует запрос в оперативную память, после чего считанныйблок из четырех слов записываетсячерез информационный вход 23 в буферную память 1 по адресу, определяемому регистром адреса 4, а в соответствующий разряд памяти битов значимости записывается 11. Далее возбуждается первый индикаторный выход 24 и операция производится упомянутым выше образом,Нулевой выход блока 6 сборки после приема запроса на входные регистры 7 индекса и 8 базы означает, что требуемой информации в буферной памяти 1 нет, кроме того, перед вызовом из оперативной памяти для неенеобходимо выделить сектор в буферной памяти 1. Номер нового сектора замещения, который выполнен. в видесчетчика с соответствующей схемой управления. Выход указателя сектора17 замещения поступает на вход девыхода дешифратора 18 поступает науправляющие входы соответствующейпары регистров из множеств регистров 9.1-9.п индекса и регистров 11.1-11,п базы и на второй вход соответствующего индикатора значимости,после чего код со входных регистров7 индекса и 8 базы записывается всоответствующие регистры индексаи базы, а индикатор значимости устанавливается в 1. Далее срабатываетсоответствующий блок совпадения из ния, а на выходе шифратора 5 вырабаты-вается номер сектора, По номеру сектора в память 2 битов значимостив соответствующую ячейку записываются нули. Далее запрос обрабатываетсяизвестным способом, Кроме того,указатель 17 сектора замещения увеличивается на единицу. Устройствоимеет входы 21 полного и 22 частичв регистрах индекса 9.1-9.п. Особенность адресной памяти, построеннойтаким образом, состоит в том, чтокаждая ячейка ее определяет логическую принадлежность информации, хранимой в соответствующем секторе буферной памяти, к некоторой программе,причем номер этой программы по таблице дескрипторов фактически соответствуетимени программы, Кроме того,просмотр всех ячеек адресной памятипроисходит одновременно, т.е. заодин просмотр можно определить всесекторы буферной памяти, в кото 1 ьххранится информация, принадлежащаяк некоторой программе.Подкачка информации из оператив-ной памяти в буферную производитсяблоками по четыре слова. Наличиетребуемой информации в буферной па-мяти 1 определяется индикаторами.14.1-14.п значимости и памятью 2 20битов значимости. Единица в индикаторе значимости означает, что соответствующий сектор буферной памяти1 выделенпод размещение в нем информации программы, база которой записана в соответствующем регистребазы, а индекс сектора этой информации - в регистре индекса (см.фиг.2).Память 2 битов значимости являетсяпрямоадресуемой, количество ее 30ячеек равно количеству секторов буФерной памяти. 1. Каждая ячейка памяти 2 битов значимости хранит четыре бита, позиции которых соответ-.ствуют номерам блоков в секторе, а . З 5содержимое характеризует занятостьили свободность блока.Запрос в буферную память 1 поступает через .индексный 19 и базовый 20 определяется указателем сектора 17входы устройства на входные регистры . 40индекса 7 и базы.8 в виде базы сегмента, где расположено требуемое слово,ииндекса, т.е, номера слова в сегмейте.Информация хранится на входных ре- Шифратора 18. Возбужденная шина сгистрах 7 и 8 до тех пор, пока невозбудится первый индикаторный выход24, что означает конец обслуживаниязапроса. Содержимое регистров 7 и 8сравнивается с содержимым регистров "индекса 9,1-9.п и регистров базы11.1-11,п на блоках 10.1 .-10.п и12.1-12.п сравнения соответственно,Выходы блоков 10.1-10.п и 12.1-12.псравнения поступают соответственно напервые и вторые входы блоков 13.113.п совпадения, Блок совпадения 55сработает, если произойдет сравнение множества блоков 13.1-13.п совпаде,Ъходных регистров индекса 7 и базы 8с соответствующей парой база-индекс.адресной памяти 3, и кроме того,соответствующий индикатор значимости 60установлен в 1. Выходы блоковсовпадения 13,1-13.п поступают наблок 6 сборки, выход которого соединен со вторым индикаторным выходом26 устройства иуказателем 17 сектора 65Формула изобретения Устройство управления буферной памятью, содержащее память битов значимости, адресную память, регистр адреса, шифратор, блок сборки, причем вход памяти битов значимости и первый вход буферной памяти соеди 60 ного обнуления буферной памяти. Вход 21 полного обйуления возбуждается при нажатии кнопки обнуЛения на инженерном пульте и сбрасывает весь процессор в исходное состояние. При этом все индикаторы 14 .1-14 .и значимости обнуляются, что делает информацию, расположенную в буферной памяти недо.ступной для процессора.Вход 22 частичного обнуления возбуждается при обработке процессором команды Обнулить сегмент.". При этом база обнуляемого сегмента поступает через базовый вход 20 устройства на входной регистр базы 8. Наличие единицы на выходе схем 12.1-12.п сравнения, а также возбужденном входе 15 22 частичного обнуления вызывает одновременное обнуление соответствующих индикаторов 14,1-14.п значимости, Что делает информацию обнуляемого сегмента, расположенную в буферной 20 памяти, недоступной для процессора. После этого буферная память 1 вновь открывается для запросов процессора. Выходы индикаторов 14.1-14.п значимости поступают также на входы ин дикатора 15 заполненности и блока 16 коммутации. Управляющий вход блока 16 коммутации соединен с выходом указателя 1.7 сектора замещения так, что по номеру сектора, определяе мому, указателем 17 сектора замещения, .блок 16 коммутации подключает ко второму управляющему входу указа.теля 17 сектора замещения соответствующий индикатор значимости. Если первый и второй управляющие входы указателя 17 сектора замещения равны соответственно нулю и единице, указатель 17 сектора замещения корректируется до тех йор, пока не будет ,указыватьф" на свободный сектор, т.е, при очередном. назначении нового сектора он будет выбран прежде всего из свободных, Корректировка указателя 17 сектора замещения происходит Независимо от работы буферной памяти 45 1 и не влияет на обслуживание запросов процессора.Предлагаемое:устройство для частичного обнуления буферной памяти повышает быстродействие вычнслительной 50 машины,в состав которой оно входит, на 1-2 (в зависимости от решаемых задач) эа сМет уменьшения избыточности частичного обнуления буферной памятй и уменьшения времени частич ного обнуления. иены с выходом регистра адреса, второй вход буферной памяти является информационным входом устройства, авыход буферной памяти является информационным выходом устройства, выход памяти битов значимости являетсяпервым индикаторным выходом устройства, выход блока сборки является вторым индикаторным выходом устройства,выход шифратора подключен к первомувходу регистра адреса, второй, входкоторого соединен с первым выходомадресной памяти, первый вход адресной памяти является индексным входомустройства, второй вход адресной памяти является базовым входом устройства, о т л и ч а ю щ е е с я тем,что, с целью повышения быстродействияи сокращения оборудования, в неговведена группа элементов И, группарегистров значимости, дешифратор,счетчик сектора замещения, регистр фзаполненности и блок коммутации, приэтом вторые выходы адресной памятисоединены соответственно с первымивходами регистров значимости группыи первыми входами элементов И группы,третьи выходы адресной памяти подключены ко вторым входам элементов Игруппы,вторые входы регистров значимости группы соединены со входомПолное обнуление устройства,третьи входы регистров значимостигруппы соединены со входом частичное обнуление устройства, а четвертые входы .регистров значимости группы и группа входов адресной памятиподключены. к выходам дешифратора,вход которого соединен с выходом счетчика замещения, первый вход которогосоединен со вторым индикаторным выходом устройства, выходы элементов Игруппы соединены со входами шифоатп-.ра и входами блока сборки, при этомадресная память содержит входнойрегистр индекса, входной регистр базы,группу регистров индекса, группу регистров базы, группу блоков сравнения индекса и группу блоков сравнения базы, причем вход входного регистра индекса является первым входом адресной памяти, а выход входного регистра индекса соединен с первымивходами регистров группы индекса, спервыми входами блоков сравнения индексов группы и шляется первым выходом адресной памяти, выход каждогорегистра 9 индекса группы соединенсо вторым входом соответствующегоблока сравнения индексов группы, авыходы блоков сравнения индексовгруппы являются третьими выходамиадресной памяти, вход входного регистра базы соединен со вторым входомадресной памяти, а выход входногорегистра базы соединен с первыми входами регистров базы группы и первымивходами блоков сравнения базы группы,0 выход каздого регистра базы группысоединен со вторым входом соответствукщего блока сравнения базы группы,выходы блоков сравнения базы группыявляются вторыми входами адресной памяти, а вторые входы регистров базыгруппы подключены ко вторим входамсоответствующих регистров индексагруппы и являются группой входовадресной памятиКроме того выходырегистров значимости группы подключены ко входам регистра заполненности, первым входам блока коммутации и третьим входам элементов И группы, выход регистра заполненностисоединен со вторым входом счетчикасектора занятости, а выход блокакоммутации соединен с третьим входомсчетчика сектора занятости, выходкоторого подключен ко второму входублока коммутации. Источники информации,принятые во вйимание при экспертизе 1. Патент США В 3693165,кл, 0 06 Р 9/00, 1972,2. Патент СИИ 9 3979726,кл. О 06 Р 9/00, 1976 (прототип).