Устройство для вычисления квадратного корня

ОПИСАНИЕИЗОБРЕТЕНИЯК АВТОРСКОМУ СВИДЕТЕЛЬСТВУ Союз СоветскихСоциалистическихРеспублик(22) Заявлено 3011,79 (21) 2845435/18-24с присоединением заявки Мо(23) ПриоритетОпубликовано 230482 Бюллетень Мо 15Дата опубликования описания 23.04.82 511 М. Ки.з 6 06 Г 7/552 Государственный комитет СССР о делам изобретений и открытий(54) УСТРОЙСТВО ДЛЯ ВЫЧИСЛЕНИЯ КВАДРАТНОГО КОРНЯУстройство относится к вычислительной технике и предназначено для использования в универсальных и специализированных ЦВМ.Известно устройство для вычисления квадратного корня, которое со-. держит счетчик циклов, дешифратор, сдвигатель, регистр результата, промежуточный регистр, первый, второй, третий и четвертый сумматоры (1. Недостатком устройства являетсянизкое быстродействие.Наиболее близким по технической сущности к изобретению является устройство для вычисления квадратного корня, содержащее входной и выходной регистры, блок возведения в квадрат, схему сравнения, блок подбора цифр результата и блок управления. Быстродействие устройства не превышаетТ = (и + 2)(С.+ 1) где и - число разрядов входного регистра; ТА- время возведения в квадрат;1 +- суммарное время срабатывания схемы сравнения и блока подбора цифр результата (2) .Недостатком известного устройства является низкое быстродействие. Цель изобретения -повышениебыстродействия.Поставленная цель достигается тем, что в устройство для вычисления квадратного корня, содержащее входной и выходной регистры, блок воэведення в квадрат и блок синхронизации, введены дешифраторы, блоки сдвига, блоки памяти, сумматоры, регистры, причем выход входного регистра подключен квходу первого дешифратора и первому входу первого Регистра сдвига, второй вход которого соединен с выходом первого дешифратора и первым информационным входом первого регистра, второй информационный вход которого и управляющий вход регистра сдвига соединены с выходом второго дешифратора, информационный вход второго регистра сдвига и вход второго дешифратора подключены к выходу первого регистра сдвига, выход первого регистра через последовательно соединенные второй, третий, четвертый и пятый регистры подключен к управляющему входу первого блока сдвига, выход второго регистра сдвига подключен к входу шестого регистра, разрядные выходы которого соединены с первым входом первого сумматора,второй вход которого подключен к выходу первого блока памяти, вход которого соединен с выходами старших разрядов шестого регистРа, выход первого сумматора подключен к информационному входу седьмого регистра, выход которого соединен с входом блока возведения в квадрат, выход которого подключен к информационному входу восьмого регистра, выход которого подключен к информационному входу второго блока сдвига, управляющий вход которого соединен с выходом третьего дешифратора, .вход которого и вход второго блока памяти соединены с выходом девятого регистра, информационный вход которого подключен к выходу десятого регистра, соединенного информационным входом с выходом старших разрядов шестого регистра, выход второго блока сдви" га подключен к информационному входу одиннадцатого регистра, выход которого соединен с первым входом второго сумматора, второй вход которого подключен к выходу двенадцатого регистра, информационным входом соединенного с выходом второго блока памяти, выход второго сумматора подключен к информационному входу тринадцатого регистра, выход которого подключен к информационному входу первого блока сдвига, выход которого соединен с информационным входом выходного регистра, выход блока синхронизации подключен к управляющим входам всех регистров.На фиг. 1 приведена функциональная схема устройства для вычисления квадратного корня; на фиг. 2 и 3 две ступени блока управления сдвигом (дешифраторы); на Фиг. 4 и 5 - две ступени блока сдвига.Устройство (фиг. 1) содержит входной регистр 1, дешифраторы 2 и 3 (объединенные в блок управления сдвигом), сдвиговые регистры 4 и 5 (объединенные в блок сдвига), регистры б - 18; выходной регистр 19, сум" матор 20 и 21, блок 22 возведения в квадрат, блоки 23 и 24 сдвига, блоки 25 и 26 памяти, дешифратор 27 и блок 28 синхронизации.Блок управления сдвигом предназначен для определения четного количества разрядов, на которые надо сдвинуть аргумент, чтобы интервал его изменения был в пределах 1/4,1, Сдвиг 16-разрядных входных чисел производится в два этапа, поэтому указанный блок содержит две ступени управления - дешифраторы 2 и 3 (фиг. 2 и 3),состоящие из элемента ИЛИ 29 и элемента И 30.Блок сдвига - регистры 4 и 5 сдвига обеспечивает сдвиг аргумента на указанное блоком количество разрядов итакже содержит две ступени регистры 4 и 5 сдвига, состоящиеиз элемента И 30 и элемента И-ИЛИ 31(фиг4 и 5) .Блоки 25 и 26 служат для храненияконстант, которые используются в про 5 цессе вычисления квадратного корня.Емкость блока зависит от требуемойточности вычислений. Адресация к блоку осуществляется по К старшим разрядам входного числа.(О Блок 24 сдвига осуществляет сдвигна указанное дешифратором 27 количество разрядов, которое зависит от,кода, хранимого в регистре 14.Регистры устройства служат для(5 промежуточного запоминания резуль-.татов вычислений и для обеспеченияконвейерного способа обработкиданных,Устройство предназначено дляобработки ненормализованных данных,представленных в формате с ФИксированной запятой,Нормализация данных производитсядешифраторами 2, 3 и регистрами 4и 5 сдвига следующим образом. Аргумент Х 1, поступивший в регистр 1,преобразуется к виду Х е Х 2 ",где Х - сдвинутый на Р разрядов влево аргумент Х 1, Р " количество разрядов, на которое сдвигается аргументХ 1 для его приведения к интервалу(1/4, 11, причем Р всегда четное,Приведения интервала измененияаргумента (0,13 к интервалу (1/4,1производится в два этапа. На первомЗ 5 этапе первый дешифратор 2 анализируетсостояние разрядов входного регистра1 группами по четыре разряда и вырабатывает управляющиесигналы УУ,У иУ,которые служат для управления сдви 40 гом на 0,4,8 и 12 разрядов соответственно и которые описываются ФормуламиУ= а;Ча)Чача;У 1 = У (а 5 ЧаьЧаЧа)У =, У УО.(а 9 ча 1 О Ча Ча)45 . 7 4 = У 7 7 (а ЪЧа 1 Ча 5 Ча ),Схемное настроение этих уравненийпредставлено на Фиг. 2. Таким образом производится приведение интервала изменения аргумента как минимумк интервалу 1/16, 11,На втором этапе второй дешифратор 3 анализирует состояние четырехстарших разрядов сдвинутого числа.Дешифратор 3 вырабатывает управляю 55 щие сигналыУ 6 = ач.а,УБ = ача,где а - "й разряд сдвинутого числа,схемная реализация которого представлена. на фиг. 3,. Но данным сигналамосуществляется сдвиг на 0 или 2 разряда влево, в результате чего получаем аргумент, приведенный к интервалу 1/4 1)Регистры 4 и 5 сдвига осуществля. ют сдвиг аргумента по сигналам управления дешифраторов 2, которые показаны на фиг. 4 и 5.Чтобы после выполнения операцииизвлечения корня привести число кформату с фиксированной запятой, егонеобходимо сдвинуть на - разрядоввправо, что вытекает из формулыРГХ= Гх 2 =1 Х 2 ОПосколькуР = У 5 2 +У 2 +УЗ.2 +У 4.(2 +23),тоР2 5+У 0. 2 +73 2 +74(2 + 2 )1 0. 1 0.(О, 000625) 0 = (О, 0000000000101000).В первом такте, после записи этогочисла во входной регистр 1 дешифра"торы 2 и 3 вырабатывают следующие 15 управляющие сигналы0; т= 0; К= 1;У 4= О; д= 1,Сдвиговые регистры 4 и 5 производят сдвиг числа влево наР = У 5 2 "+У 0 2+УЗ 2. +У(2 + 2 ) = 10разрядов. Во ьгором тРакте в регистр9 записывается число - =(5)о= (101)1,в регистр 14 со схемы сдвига поступает число(-1,1110001111011110)1На сумматоре 20 производится Форми рование суммы (Х + В), равной .1"65108027)1 о=( 1 ю 0100001111011110)В третьем такте это число записывается в регистр 12, в регистр 7 записывается число (101) и в регистр35 15 -число (10100 . В блоке, 22 формируется выраЖение (Х + В) , равное(1 кб 0049831997)(0(1 ф 1001100110111010).В четвертом такте это выражение за"писывается в регистр 13, в регистр 4 О 8 записывается число (101)1 и в регистр 14 - число (10100), по которому в дешифраторе 27 вырабатываетсясигнал, управляющий. сдвигом на дваразряда вправо в блоке 24 сдвига, 45по которому из блока 26 выбираетсяконстанта А : (1,190693202)0(-0,401245), =(-0,0110011001101 НО),.В регистр 9 записывается число (101),и в регистр 17 - константа А. Насумматоре 21 Формируется суммаА + (Х + В)1, равная (0,790568622)0 = , 55 = (0,1100101001100010)1 .В шестом такте это число записывается в регистр 18, в регистр 10 записываетСя число (101), которое управляет сдвигом в блоке 23 сдвига, 60 В седьмом такте из блока 23 сдвига ввыходной. регистр. 19 поступает число(0,0000011001100110), то ошибка Данное число поступает с выходов дешифраторов по регистрам б - 10 наблоки 23 сдвига, который и осуществляет сдвиг на РЛ. разрядов вправо,Блок 23 тоже может быть построенв две ступени, в первой из которыхосуществляется сдвиг на 0,1,2,3 разряда вправо на второй - на 0,4разряда вправо. Вычисление функции У : 1 ГХ производится на основе метода сегментной .аппроксимации выражениемУ =А+И(Х+В)где коэффициенты А и В выбираются из условия минимизации абсолютной погрешности, а коэффициент И задается в виде константы вида ф 1, + 2, ф 3, + 1/2, + 1/4, ф 1/8 и т.д. Диапазон изменения аргумента 1/4,1 разбивается на интервалы, количество которых определяется требуемой точностью, причем границы интервалов выражаются К старшими двоичными разрядами аргумента. На разных интервалах константы имеют равные значения, которые рассчитываются на ЭВМ для 16-разрядных входных чисел. Приведенный к диапазону (1/4,1) операнд Х с регистра 5 сдвига поступает на регистр 11 и далее на сумма тор 20. Одновременно из блока 25 по адресу, укаэанному К старшими разрядами аргумента Х регистра 11, выбирается константа В и поступает на сумматор 20, в котором вырабатывается сумма (Х+В). Полученная сумма через регистр 12 поступает в блок 22, где возводится.в квадрат, и записывается в регистр 18,. Одновременно К старших разрядов аргумента Х проходят через регистры 15 и 14 и поступают на дешифратор 27 и блок 26 Дешифратор 27 в зависимости от интервала формирует требуемую константу Х, которая представляет собой степень числа 2, и на блоке 24 сдвига формируется выражение И(Х+В) которое поступает на регистр 16.Одновременно производится выборка константы А из блока 26 на регистр 17, В сумматоре 21 производится выработка суммы А + Х(Х+В) , кото" рая поступает на регистр 18, а из него - на блок 23 сдвига гдеФ сдвигается на - разрядов вправо, а оттуда поступает на выходной регистр 19. Выработка управляющих сигналов производится в блоке 28 синхронизации. Для примера рассмотрим процессизвлечения квадратного корня изчисла(и+2) (1 д) ЯТ а при выполнении одиночных опера "ций - в Т рядных входных чисел овые значения =165 имеем 15-раая т600 н прини(раз) (раз). еличением разрядности в реимущество увеличивает дных4 исе мула изобретения Устройство для вычисления квадра ного корня, содержащее входной и выходной регистры, блок возведения в квадрат, блок синхронизации, о.т л и ч а ю щ е е с я . тем, что, с целью повышения быстродействия, в него дополнительно введены дешифраторы, блоки сдвига, блоки памяти, сумматоры, регистры, причем выход входного регистра подключен к входу первого дешифратора и первому входу первого регистра сдвига, второй вхо которого соединен с выходом первого дешифратора и первым информационным не превышает 2 ", те. устройство обеспечивает вычисление функции с ошибкой, меньшей единицы младшего разрядаУстройство работает по конвейерному принципу, в каждом такте в него можно вводить новый операнд, Наиболее времяемким узлом,в схеме является устройство 11 для возведения в квадрат. Поэтому такт конвейерной обработки массива данных равен времени возведения в квадрат Т = .Быстродействие устройства при выполнении одиночных операций равноТ= К 1 ргде К - количество межрегистровых промежутков.В данном устройстве К ы 7, тогдаТ 1=. 7,.Быстродействие в предлагаемом устройстве увеличено по сравнению с известным при обработке .массивов данных в входом первого регистра, второй информационный вход которого и управляющий вход регистра сдвига соединены с выходом второго дешифратора3 Уинформационный вход второго регистра5 сдвига и вход второго дешифратораподключены к выходу первого регистрасдвига, выход первого регистра черезпоследовательно соединенные второй,третий, четвертый и пятый регистры10 подключен к управляющему входу первого блока сдвига, выход второгорегистра сдвига подключен к входушестого регистра, разрядные выходыкоторого соединены с первым входом15 первого сумматора, второй вход которого подключен к выходу первого блока памяти, вход которого соединенс выходами старших разрядов шестогорегйстра, выход первого сумматоращ подключен .к информационному входуседьмого Регистра, выход которогосоединен с входом блока возведенияв: квадрат, выход которого подключенк информационному входу восьмого регистрау выход которого подключенк информационному входу второо блока сдвига,.управляющий вход которогосоединен с выходом третьего дешифратора, вход которого и вход второгоблока памяти соединены с выходом девятого регистра, .информационный входкоторого подключен к выходу десятогорегистра, соединенного информацион-.ным входом с выходом старших разрядовшестого регистра, выход второго блока сдвига подключен к информационному входу одиннадцатого регистра, выход которого соединен с первым входом второго сумматора, второй входкоторого подключен к выходу двенадО цатого регистра, информационным вхо-.дом соеднненного с выходом второгоблока памяти, Выход втсрого сумматораподключен к информационному входутринадцатого регистра, выход кото 45 рого подключен к информационномувходу первого блока сдвига, выходкоторого соединен с информационнымвходом выходного регистра, выходблока синхронизации подключен к уп 5 р равляющим входам всех регистров.Источники информации,принятые во внимание при экспертизе1. Авторское свидетельство СССРР 239665, кл. 0 06 Г 7/38, 1969.2. Авторское свидетельство СССР611208, кл. б 06 Р 7/38, 1975