Устройство для решения разностных краевых задач
Похожие патенты | МПК / Метки | Текст | Заявка | Код ссылки
Номер патента: 732881
Автор: Ладыженский
Текст
во делам нзобретеннй н открытнйДата опубликования описания 05.05.80(72) Автор изобретения Ю. В. Ладыженский Донецкий ордена Трудового Красного Знамени попитехнический институт(54) УСТРОЙСТВО ДЛЯ РЕШЕНИЯ РАЗНОСТНЫХ КРАЕВЫХ ЗАДАЧ 1Изобретение относится к вычислительной технике и может быть использованов универсальных специализированных цифровых вычислительных системах при решении краевых задач для уравнений в частных производных и обыкновенных дифферен.5циальных уравнений.Извесгно устройство, содержашее блокупраьпения, блок ввода-вывода и второйблоки памяти, .первый и второй сумматоры,первый и второй блоки умножения, эле 10.менты И, элементы ИЛИ Я .Недостатком данного устройства является низкое быстродействие, обусловленноепоследовательным принципом обработки ин 15формации,Наиболее близким по технической сущности х предложенному является устройстводля решения разностных краевых задач,содержащее два блока памяти, блок управ 20ления, блок ввода-вывода, два блока умножения, два блока суммирования, дваблока деления, элементы И, элементыИЛИ 21 . 2Недостаток устройства - сложностьсхемы, обусловленная наличием двух каналов обработки информации.Белью изобретения является упрощение схемы устройства,Поставленная цель достигается тем,что в устройство, содержашее первыйблок памяти, выход которого подключенк информационным входам первого и второго элементов И, выходы которых соединены соответственно с первым и вторымаходами первого элемента ИЛИ, выходкоторого подключен к первому аходу блока умножения, второй аход которого соединен с выходом второго элемента ИЛИ,первый и второй входы которого подключены к выходам третьего и четвертого элементов И, выход блока умножения соединен с информационным аходом пятого элемента И, управляюший аход которого подяпочен к выходу третьего элемента ИЛИ,выход пятого элемента И соединен с первым аходом сумматора, второй вход которого подключен к выходу четвертого эле 7328ряды регистров блоков 6 и 7 памяти соответственно ( М; -управляющий сигнал,подаваемый на управлящщий вход с номе ром 1 по чертежу устройства). Эти операции соответствуют формулам (2) рекуррентного алгоритма.Далее реализуются формулы (3) и(4). Блок 2 ввода-вывода выставляетна шину значение А 4 . По сигналу Хбна первый аход блока 3 умножения пос-тупает с обратным знаком сА 4, а на второй аход блока 3 умножения по сигналуХб подается А, По сигналу Хб 4 выполняется умножение. Блок 2 ввода-выводавыставляет на шину значение С 4. По15сигналам Х 2 и Х 00 С 4 и результат с выхода блока умножения подаются на аходысумматора 4,Начинается циклический участок работы устройства, По сигналу Х 5 производится суммирование, Блок 2 ввода-вывода выставляет на выходные шины значения Ь, и Р; . Одновременно по сигналуХ,6 происходит запись результата с выхода сумматора в запоминающий регистр2538, по сигналу Х выход сумматора подается на вход делителя блока 5 деления,В 1 по сигналу Х 54 подается на вход делимого блока 5 деления, а на входы бло 30ка 3 умножения по сигналам Х 65 и Х 4,подаются А, и Ь;, .хранящееся в первыхразрядах регистров второго блока 7 памяти. Далее одновременно по сигналамХрХб 5 э Х 48 Х 4 выполняются соответственно умножение, деление и сдвигвправо на один разряд в регистрах обоихблоков памяти. Затем блок 2 ввода-вывода выставляет на выходную шину величинуЕ; . По сигналам Х и Х 2 Е; и40произведение с выхода блока 3 умножения подаются на входы сумматора 4. Одновременно по сигналу Х 49 производитсязапись вычисленного 6;+, с выхода блока 5 деления в первые разряды регист. 45ров первого блока 6 памяти. Затем посигналу Х,выполняется сложение. Блок2 ввода-вывода вьставляет на шину значение А, . По сигналам Хви Х 62иб 4 из первых разрядов. первого50блока 6 памяти подаются;.на входы блока3 умножения. По сигналу Х 2 результатс выхода сумматора 4 подается на аходделимого блока 5 деления, а содержимоерегистра 38 по сигналу Х подается на55вход делителя блока 5 деления. Затемцо сигналам Х 4 и Х запускаются блокиумножения и деления. Блок 2 ввода-вывода выставляет на шину значение С;. 4 81 6По сигналам Х . и Х 0, С,1 и произведение с выхода блока 3 умножения поступают на аход сумматора 4, вычисленное. Ь; с выхода блока 5 деления по сигналу Х 45 записыввется в первые разряды регистров второго блока 7 памяти. Описанный циклический участок повторяется в течение К тактов работы устройства, На М -м такте величины С 14 и А 1,1 рввны нулю еВ результате в регистрах первого и второго блоков памяти будут записаны коэффициенты й; и 8; , причем значения о и ; будут записаны в (% +1) х разрядах регистров, а значения с ,и,4 будут храниться в первых разрядах регистров памяти.На втором этапе работы устройства реализуются вычисления по формулам (.5) и (6).Устройство управления вырабатывает одновременно сигналы Х 44, Х 4, Х 4. По этим сигналам происходит сдвиг влево в регистрах первого блока 6 памяти и циклический сдвиг влево в регистрах втсьрого блока 7 памяти. В результате циклического сдвига первые разделы регистров второго блока 7 памяти, в которых хранится , =Чд будут переписаны в освободившееся (И +1) е разряды регистров второго блока 7 памяти. Далее устройство работает по циклическому алгоритму, реализующему формулу (6). По сигналу Х, и Х 62 навходы блока 3 умножения подаются У 4хранящееся в (й +1)-х разрядах регистроввторого блока 7 памяти и Ф 1 раписанное в первых разрядах первого блока 6памяти. По сигналу Х 4 выполняется1умножение. Затем по сигналу Х и Хна аходы сумматора 4 подаются 1записанное в первых разрядах регистроввторого блока 7 памяти, и произведениес выхода блока 3 умножения. По ситналу Хб производится сложение, а посигналам Х,2 и Х 4 сдвиглево в регист"рах обоих блоков памяти. По сигналу Х,значение У 1 с выхода сумматора записывается в( М +1) еразряды второго блока .7 памяти. В результате выполненияописанного алгоритма через Й тактовв регистрах второго блока 7 памяти окажутся значения Уо, У 4,",Ч. Величина Ч,будет записана в первых разрядах регистров, а величина У 0 будет храниться в(й +1)-х разрядах регистров второго .блока 7 памяти.,7 7328Вывод решения краевой задачи из устройства производится одновременной подачей (И+1)-го сдвигаюшего сигнала Х 4 на регистры второго блока 7 памяти и ( И +1)-го управляющего сигнала 5 Х на схему И 27, открывающую выход на шину блока 2 ввода-вывода. Порядок выдачи информации в этом случае:о," гВывод решения может производиться . также в процессе его получения путем подачи управляющего сигнала Х одновременно с сигналом Х 4 . В этомслучае решение будет выведено в порядке УнУ,У(, Значение У,будет выдано 15 о сигналу Х поданному влед за последним сигналом Х 4 ОБлагодаря наличию новых элементов и связей между ними достигается упрого щенке схемы устройства для решения разностных краевых задач. Формула изобретения Устройство для решения разностных краевых задач, содержащее первый блок памяти, выход которого подключен к информационным входам первого и второго элементов И, выходы которых. соединены соответственно с первым и вторым входами первого элемента ИЛИ, выход которого подключен к первому входу блока умножения, второй вход которого соединен с выходом втор ого элемента ИЛИ, первый и второй входы которого подключены к выходам третьего и четвертого элементов И, выход блока умножения соединен с информационным входом пятого элемента И, управляющий вход которого подключен к выходу третьего элемента ИЛИ, выход пятого элемента И соединен с первым входом сумматора, второй вход которого подключен к вы.ходу четвертого элемента ИЛИ, первый и ,и второй входы которого соединены с вы ходами шестого и седьмого элементов .И, вькод сумматора подключен к информационным входам восьмого и девя,того элементов И, блок деления, выход которого соединен с информационным входом десятого элемента И, выход которого подключен к первому входу, четвертого элемента ИЛИ, второй ьход которого соединен с выходомодиннадцатого элемента И; выход четвертого элемента ИЛИ подключен ко входу первого блока памяти, выход девятого элемента И соединен с первым входом пятого элемента ИЛИ, второй вход которого подклю 81 8чен к выходу двенадцатого элемента И,информационный ьход которого соединенс первым выходом второго блока памятии с информационным входом шестого элемента И, выход пятого элемента ИЛИподключен к первому входу второго блокапамяти, второй выход которого соединенс информационными ьходами четвертого итринадцатого элементов И, второй входвторого блока памяти подключен к выходу шестого элемента ИЛИ, первыйи второй ьходы которого соединены соответственно с выходами четырнадцатого и пятнадцатого элементов И, блокуправления, выходы которого соединеныс управляющими входами первого, второго, четвертого, шестого, седьмого, восьмого, девятого, десятого, одиннадцатого, двенадцатого, тринадцатого, четырнадцатого, пятнадцатого, шестнадцатого,семнадцатого, восемнадцатого, девятнадцатого и двадцатого элементов И, третьего элемента ИЛИ и с управляющими ьходами блоков умножения, деления, первого и второго блоков памяти и сумматора, блок ввода-вывода, выход которогоподключен к информационным входамтретьего, седьмого, одиннадцатого, пятнадцатого и шестнадцатого элементов И,а вход блока ввода-вывода соединен свыходом тринадцатого элемента И, о тл и ч а ю щ е е с я тем, что, с цельюупрощения устройства, в него введенырегистр, седьмой, восьмой и девятый элменты ИЛИ, причем информационный ьходсемнадцатого элемента И соединен с вы-.ходом сумматора и с информационнымвходом девятого элемента И, выход семнадцатого элемента И подключен ко входу регистра, выход которого соединен синформационным входом восемнадцатогоэлемента И, выход которого подключен.к первому входу седьмого элемента ИЛИвторой вход которого соединен с выходомвосьмого элемента И, выход седьмогоэлемента ИЛИ подключен к первому входублока деления, выход которого соединенс информационным входом четырнадцатого элемента И, второй вход блока деления соединен с выходом восьмого элемента ИЛИ, первый и второй входы которого подключены соответственно к выходам шестнадцатого и девятнадцатогоэлементов И, информационный ьход девятнадцатого элемента И подключен квыходу сумматора, информационный ьходдвадцатого элемента И соединен с первым выходом второго блока памяти, вы ход двадцатого элемента И подключен к третьему входу первогоэлемента ИЛИ, управляющий входтретьего элемента И подключен квыходу девятого элемента ИЛ И, входы которого соединены с выходом блока управления. 732881Источники информации,принятые во внимание при экспертизе 1, Авторское свидетельство СССР Ио 209030 ю кл.06 Р 1532, 1968,2, Авторское свидеч ельство СССР по заявке В 2490390/18 24,кл. 6 06 Р 15/34, 1977 (прототпп).
СмотретьЗаявка
2534878, 17.10.1977
ДОНЕЦКИЙ ОРДЕНА ТРУДОВОГО КРАСНОГО ЗНАМЕНИ ПОЛИТЕХНИЧЕСКИЙ ИНСТИТУТ
ЛАДЫЖЕНСКИЙ ЮРИЙ ВАЛЕНТИНОВИЧ
МПК / Метки
МПК: G06F 17/13
Метки: задач, краевых, разностных, решения
Опубликовано: 05.05.1980
Код ссылки
<a href="https://patents.su/5-732881-ustrojjstvo-dlya-resheniya-raznostnykh-kraevykh-zadach.html" target="_blank" rel="follow" title="База патентов СССР">Устройство для решения разностных краевых задач</a>
Предыдущий патент: Устройство для решения дифференциальных уравнений
Следующий патент: Устройство для решения дифференциальных уравнений
Случайный патент: Способ химико-фотографической обработки галогенсеребряного фотоматериала