Устройство для решения задач математической физики

(5)5 6 06 Р 15/32-,.1 " ;"4 ЗТ-" ,ПИСАНИЕ ИЗОБРЕТЕНИ ГОСУДАРСТВЕННЫЙ КОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМПРИ ГКНТ СССР АВТОРСКОМУ СВИДЕТЕЛЬСТВ(71) Одесский политехнический институт(56) Авторское свидетельство СССРЬЬ 584314, кл. С 06 Е 7/32, 1975.Авторское свидетельство СССРМ 691865, кл, 0 06 Р 15/34, 1976.(54) УСТРОИСТВО ДЛЯ РЕШЕНИЯ ЗАДАЧ МАТЕМАТИЧЕСКОЙ ФИЗИКИ(57) Изобретение относится к цифровой вычислительной технике и может быть использовано для решения одномерных задач математической физики, Цель изобретения - повышение точности решения. Поставленная цель достигается тем, что устройство для решения задач математической физики содержит с первого по пятый блоки памяти 1-5, с первого по четвертый коммуторы 6 - 9, с первого по третий умножители 10-12, первый и второй сумматоры 13 и 14, первую и вторую группы элементов И 15 и 16, регистр 17 и блок 18 управления. 1 зп.ф-лы, 2 ил.Изобретение относится к вычислительной технике и предназначено для решенияодномерных задач математической физики,описываемых уравнениями видаДЩ,1))ЭО)Х,1 5аР " а= -(Хо Чср - 0(ОЛН (4)и с граничными условиями в точке х ""5одного из следующих видов:0( Л)=Ч; (5)ЙО(., сЭх СЭО .,е, 20Э = . (Чср - 0(ЛВ (7)а также с начальными условиями видаО(х, О) = Чн(х). (8)Цель изобретения - повышение точности решения.25На фиг.1 представлена схема устройства; на фиг.2 - схема блока управления,Устройство содержит с первого по пятый блоки 1 - 5 памяти, с первого по четвертый коммутаторы 6-9, первый, второй и 30третий умножители 10, 11 и 12, первый ивторой сумматоры 13 и 14, первую и вторуюгруппы элементов И 15 и 16, регистр 17.блок 18 управления, первый и второй информационные входы устройства 19 и 20, 35первый и второй входы режима работы устройства 21 и 22, выход 23 признака тактаработы устройства и выход 24 результатаустройства.Блок 18 управления содержит генератор тактовых импульсов 25, дешифраторы спервого по четвертый 26 - 29, первый и второй элементы И 30 и 31, элемент ИЛИ-НЕ32, элементы ИЛИ с первого по четвеотый33 - 36, счетчик 37, делитель частоты 30, счетчик 39 по модулю й,Устройство решает методом релаксации систему конечно-разностных уравнений, полученную в результатеконечно-разностной аппроксимации задачи 50(1, Расчетные зависимости имеют вид:Оо=(1 - в) Оо 1+в Чо (9)Ь + , к.в- + рр ОрФ ОрР-о- )ОрР. вт т: м 55 1+ т: ощ1+ рр-+Ьррргде О)" = О( Ь х, с й);= О,й; Е = 1, К;а Ьх С(Ьх)/Л тб И1) - Ьх Щах); =ГМЬх - шаг разбиения по координате Х;Й - шаг по времени;в - параметр метода релаксации;Я - . номер итерации на текущем шагевремени (Я = 1, 3),При этом уравнения (9) - (11) соответствуют различным видам граничных условий(2) - (4) в точке х = О, уравнения (13) - (15) -граничным условиям (5)-(7) в точке х =Работа устройства начинается с процедуры начальной загрузки устройства.Во время начальной загрузки на вход 22устройства задается сигнал логической "1"при этом коммутаторы 6 - 9 соединяют вход19 устройства с информационными входамиблоков 1 - 3 и 5 памяти соответственно. Поимпульсам записи, подаваемым на вход 21,происходит запись данных в блоки 1 - 3 и 5памяти, в регистр 17, в счетчик 37 и в делитель 38 частоты, запись сопровождается подачей на вход 20 кода адреса, при этомимпульсы записи через элемент И 30 и дешифратор 29 проходят на выбранный выходдешифратора и поступают на вход синхронизации блока 1 памяти через элемент ИЛИ34 или на вход синхронизации блока памяти2 через элемент ИЛИ 35, или на вход синхронизации блока памяти 3 через элементИЛИ 36 или на вход синхронизации блокпамяти 3 через элемент ИЛИ ЗЗ, или на входзаписи счетчика 37, или на вход записи делителя частоты 38 с соответствующих выходов дешифратора 29. В результатепроцедуры начальной загрузки в ячейки памяти блока 1 памяти записываются коды -оФ), в ячейки памяти блока 2 памяти записываются коды аь в ячейки памяти блока 3памяти записываются коды О) = Чн( Ьх), воячейки памяти блока 5 памяти записываются коды в/(2 + а, в регистр 17 заноситсякод(1-в), в счетчик 37 - код числа К временных шагов К = Т/й, в делитель частоты - кодчисла итераций Я.Данные, записывемые в ячейки О и Мблоков 1; 2 и 5 памяти определяются видомграничных условий, В ячейки О блоков 1, 2 и5 памяти заносятся коды Ч, О и и соответоственно при граничных условиях вида (2); 5Ьхцо-ГО /2, ао/2, И(1+ 2) соответственнопри гр=:.ничных условиях вида(3); Лхао Ч срО10 /2, аО/2, Ж/,1 +.2 + Хоо) СооТвеТСТвеннопри граничных условиях вида(4). В ячейки Йблоков 1,2 и 5 памяти заносятся коды Ч, Ои в соответственно при граничных условиях вида (5), ЛХ 9-1 ои/2, аЧ 2, в/(1+ак/2)соответственно пи граничных условиях вида (6), Лх а Ч ср-Хи/2, ам/2,в/(1+ай+ - + Ь х а ) соответственно и ри гранич 2ных условиях вида (7).Кроме того, одновременно с записьюзначенияв делитель частоты происходитначальная установка состояния К счетчикапо модулю К.По окончании процедуры начальной загрузки начинается решение. Решение делится на К шагов по времени, К = Т/Лт, накаждом шаге по воемени К = 1,2,К выполняется Я итераций, каждая итерация 3 =.=13 выполняется за (И+1) тактов, в каждом такте = О.,Л решается одно уравнение системы (9)-(15),Рассмотрим работу устройства на итерации Я временного шага 1 при решенииуравнений (12),Решение начинается при подаче навход 22 устройства сигнала лог, "0", приэтом коммутаторы 6,7,8 и 9 соединяют выходы блоков 1 - 3 и 5 памяти с их информационными входами соответственно, Навторые входы групп элементов И 15 и 16подаются логические сигналы "1" с первогои второго выходов дешифратора 28 соответственно.На входы умножителя 10 подаются коды1 1 4 га с выхода блока 2 памяти и О 1 - с выходаблока 3 памяти, произведение аОпосту, с пает на второй вход сумматора 13, на первый вход которого поступает код - 1, КодыОО н 1 и О ь 1 соответствующих выходовблока О памяти через открытые элементы И15 и 16 поступают на третий и четвертыйвходы сумматора 13, С выхода последнегосумма(0-1+ О+1+ аВ - Р) поступает на второй вход умножителя 12, на первый вход которого подается код в/(2 + а).Произведением(Оь 1, + О " н+ аЦ- Я. /(2 + а) поступает с выхода умножителя 12 на первый вход сумматора 14. Навходы умножителя 11 поступают коды (1-в),к э.и йсоответственно с. выхода регистра17 и с выхода блока 4 памяти, произведение (1- ю)Цпоступает на второй входкэ сумматора 14, на выходе которого формируется код Ов соответствии с (12). Далее,1,Бна входы синхронизации блоков 1-4 и 5 памяти подается тактовый импульс сдвига сгенератора тактовых импульсов 25 черезэлемент ИЛИ-НЕ 32 и элементы ИЛИ 33-36,При этом в блоках памяти происходит циклический сдвиг информации вправо и навыходах этих блоков устанавливаются коды,необходимые для решения уравнения (12)для",-1), Кроме того, в ячейку И блока памяти 4 записывается результат решения уравнения (код О) одновременно со сдвигом.1,3Тактовый импульс вызывает уменьшениекода в счетчике по модулю Й,Решение уравнений для 1 .= 0 и = Йрассмотрим в случае граничных условий 3 го рода - выражения (11) и (15) - соответственно кзк наиболее общих,При решении уравнения (11) на вторыевходы, элементов И 15 и 16 подаются сигналы "1" и "0" с выходов дешифратора 28, таккак счетчик по модулю М 39 содержит приэтом код й, в результате на выходе И 16устанавливается код О, на входы блока умножения 10 подаются коды аО/2 с выходаблокапамяти и ОО с выхода блока 3лМ памяти, а произведение аООО /2 поступаетна второй вход сумматора 13, на первыйОвход котоРого постУпает код Л х ао Оср -1 О /2 с выхода блока 1 памяти, а на третийи четвертый входы - код 01со второгок.э блока памяти 4 через элементы И 15 и ко Ос юыхоа И 16. Сумма Лхао Чср + 01 ++аООО /2 - 1 О /2 с выхода сумматора 13поступает на второй вход умножителя 12, напервый вход которого поступает коди)/(1+ао/2+ Лх ао ) с выхода блока,5 памяти.С выхода умножителя 12 и роизведениеи) ( Л х ао Чср +01" +аООо /2-1 О /2)/(1+до+ - + Лх ао) поступает.на первый вход2сумматора 14, на второй вхо которого подается произведение (1- в)ООс выходаумножителя 11, На выходе сумматора 14фоомируется код ООсогласно (11), который по тактовому импульсу записывается вМ-ю ячейку блока 4 памяти,Аналогично осуществляется получение кода Ом в соответствии с выражением(35) при 1 = й, при этом на вторые входы элементов И 15 и 16 с выходов дешифратора 28 поступают логические сигналы "О" и "1",. так как счетчик по модулю К 39 содержит при этом код О.5 10 15 20 25 30 35 40 45 50 55 В случае, если заданы граничные усло. вия 1-го или 2-го рода, решение при= О и при= И осуществляется аналогично, меняются лишь коды в блоках памяти, участвующие в вычислениях, в соответствии с (19),(13), и 10), 14),Таким обоазом, пооисходит вычисление кодов Оь = ГЯ, в соответствии с (9 К 15), полученные коды замещают коды-Ов блоке 4 памяти, Номер решаемого уравненияопределяется содержимым счетчика по модулю М 39. При обнулении последнего, на выходе переноса генерируется импульс, уменьшающий содержимоеделителя частоты на 1, что соответствует окончанию текущей итерации, кроме того, счетчик по модулю Й устанавливается в состояние й. Эта процедура повторяется для з = 1,Я, что соответствует выполнению одного временного шага К номер которого определяется содержимым делителя частоты. Когда выполняется последняя интерация 5 текущего временного шага с, коды 0записываются не только в блок 4 памяти, но и в блок 3 памяти. Для этого информационный вход блока 3 памяти соединяется с выходом сумматора 14 коммутатором 8, Одновремнено на выход 23 устройства поступает серия импульсов с генератора тактовых импульсов 25 через элемент ИЛИ-НЕ 32 и открытый элемент И 31, которая синхронизирует выдачу решения временного шага на выход 24 устройства. Формула изобретения 1. Устройство для решения задач математической физики, содержащее первый и второй блоки памяти, блок управления, первый и второй сумматоры, первый и второй умножители, первую и вторую группы элементов И, о т л и ч а ю щ е е с я тем, что, с целью повышения точности решения задач математической физики, оно содержит третий, четвертый и пятый блоки памяти, третий умножитель, с первого по четвертый коммуторы и регистр, причем первый информационный вход устройства подключен к первому входу режима блока управления. к первым информационным входам коммутаторов с первого по четвертый и к информационному входу регистра, выход первого коммутатора подключен к информационному входу первого блока памяти, выход которого подключен к второму информационному входу первого коммутатора и к первому информационному входу первого сумматора, выход второго коммутатора подключен к информационному входу второго блока памяти, выход которого подключен к второму информационному входу второго коммутатора и к первому информационному входу первого умножителя, выход которого подключен к второму информационному входу первого сумматора, выход второго сумматора подключен к выходу результата устройства, к информационному входу третьего блока памяти и к второму информационному входу третьего коммутора, выход которого подключен к информационному входу четвертого блока памяти, выход которого подключен к третьему информационному входу третьего коммутатора и к второму информационному входу первого умножителя. выход третьего блока памяти подключен к первому информационному входу второго умножителя, выход которого подключен к первому информационному входу второго сумматора, выходы первой и второй групп третьего блока памяти подключены соответственно к первым входам элементов И первой и второй групп, выходы которых подключены соответственно к информационным входам первой и второй групп первого сумматора, выход которого подключен к первому информационому входу третьего умножителя, выход которого подключен к второму информационному входу второго сумматора, выход четвертого коммутатора подключен к информационному входу пятого блока памяти, выход которого подключен к второму информационному входу четвертого коммутатора и к второму информационному входу третьего умножителя, выход регистра подключен к второму информационному входу второго умножителя, второй информационный вход и первый вход режима устройства подключены соответственно к второму и третьему входам режима блока управления, второй вход режима устройства подключен к четвертому входу режима блока управления, к управляющим входам первого, второго и четвертого коммутаторов и к первому управляющему входу третьего коммутатора, первый и второй выходы блока управления подключены соответственно к входам синхронизации первого и второго блоков памяти, третий выход блока управления подключен к входам синхронизации третьего и четвертого блоков памяти, четвертый, пятый и шестой выходы блока управления подключены соответственно к входу записи-считывания регистра, к второмууправляющему входу третьего коммутатора, к выходу признака такта работы устройства, седьмой и восьмой выходы блока управления подключены соответственно к вторым входам элементов И первой и второй групп, девятый выход блока управления подклю1656552 10 Йиа 2 Составитель В. Смирновактор М. Недолуженко Техред М.Моргентал Коррек,о ид Заказ 2054 Тираж 416 Подписное ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ ССС 113035, Москва, Ж, Раушская наб., 4/5 Производственно-издательский комбинат "Патент". г, Ужгород гарина, 101 чен к входу синхронизации пятого блока памяти.2,Устройство поп.1,отлича ющеес я тем, что блок управления содержит гене- ратор тактовых импульсов, с первого по четвертый дешифраторы, первый и второй элементы И, элемент ИЛИ-НЕ, с первого по четвертый элементы ИЛИ, счетчик, делитель частоты и счетчик по модулю М, где (й+Ц - число точек по переменной Х при конечно-разностной аппроксимации исходной задачи, причем первый вход режима блока подключен к информационному входу счетчика и входу начальных данных делителя частоты, первый и второй выходы которого подключены соответственно к входу первого дешифратора и к счетному входу счетчика, выход которого подключен к входу второго дешифратора, выход которого подключен к первому входу элемента ИЛИ-НЕ, выход которого подключен к первым входам элементов ИЛИ с первого по четвертый, к вычитающему входу счетчика по модулю Й и к первому входу первого элемента И, первый и второй выходы счетчика по модулю й подключены соответственно к входу разрешения делителя частоты и к входу третьего дешифратора, второй и третий входы режима блока управления подключены соответственно к информационному входу четвер-.того дешифратора и к первому входу второго элемента И, выход которогс подключен к входу разрешения четвертого дешифрато 5 ра, с первого по четвертый выходы которогоподключены соответственно к вторым входам элементов ИЛИ с первого по четвертый, четвертый вход режима подключен к второму входу второго элемента И и к второму 10 входу элемента ИЛИ-НЕ, третий вход которогс подключен к выходу генератора тактовых импульсов, пятый выход дешифратора подключен ко входу записи счетчика, шестой выход дешифратора подключен к входу 15 записи делителя частоты и к входу установки счетчика по модулю й, выходы второго, третьего, четвертого элементов ИЛИ и седьмой выход дешифратора подключены соответственно к выходам с первого по 20 четвертый блока управления, выход первого дешифратора подключен к пятому выходу блока управления и к второму входу первого элемента И, выход которого подключен к шестому выходу блока управле ния, первый и второй выходы третьегодешифратора и выход первого элемента ИЛИ подключены соответственно к седьмому, восьмому и девятому выходам блока управления.30