Устройство для отладки многопроцессорных систем

(57) Изобретение относится к вычислительной технике, Целью изобретения является повьппение быстродействия при отладке программ. Устройство позволяет задать последовательность и задержки запуска выполнения программ процессорами отлаживаемого устройства, а после окончания прогона отлаживаемых программ позволяет восстановить реальБюл, Р 5ибернетик) м.В М.Гл уб, А,В.Палаги ссорные системы проотладки. Под ред. М.: Энергоатомиздат, ную последовательн процессоров отлажив Устройство содержит элементы НЕ 10, 12 первый 3, второй 6 ки импульсов, мульт 7 сравнения и блок мяти. 1 з.п, ф-.лы,щетельство СССРС 06 Г 11/28, 198 Х отважидаенону усероостЦ ГОСУДАРСТВЕННЫЙ КОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМПРИ ГКНТ СССР Н А ВТОРИЧНОМУ СВИДЕТЕЛЬСТВУ(56) МикропроцграммированияВ.А.Мясникова,1985, с. 115,Авторское сУ 1446624, кл. 54) УСТРОЙСТВО ДЛЯ ОТЛАДКИ МНОГОПЕССОРНЬБ СПСТН 1 сть взаимодеиствия аемого устройства. блок 1 сравнения, и 13, триггер 2, и третий 9 счетччиплексор 4, схему 5 оперативной па ил.Изобретение относится к вычислительной технике и может быть использовано при создании микроЭВИ, микроконтроллеров и других устройств цаоснове микропроцессоров.Цель изобретения - повышение быстродействия при отладке прог рамм,На фиг. 1 приведена схема предлагаемого устройства для отладки много Опроцессорных систем; на фиг. 2 - схема блока сравнения.Устройство для .отладки многопроцессорных систем состоит из блока 1сравнения, триггера 2, счетчика 3 импульсон, мультиплексора 4, блока 5оперативной памяти, счетчика 6 импульсов, схемы 7 сравнения, элемента И 8,счетчика 9 импульсов, элемента НЕ 10,дешифратора 11, элементов НЕ 12 и 13, 20элемента И 14. Кроме того, устройствосодержит группу инФормационных вхоцоввыходов 15, вход 16 чтения, первуюгруппу инФормационных входов 17, вход18 задания режима, выход 19 прерывания, группу адресных входов 20, вторую группу информационных входов 21,вход 22 обращения, выход 23 переполнения счетчика 6, сицхровход 24, вход25 записи, выход 26 сброса и выход 3027 синхронизации запуска, Блок 1сравнения (Фиг, 2) содержит блок28 оперативной памяти и мультипл-ксор 29.Устр.ойство работает следующим образом. Цикл отладки состоит из этапов уп- равлеция и трассировки. На этапе управления сигнал на входе 18 имеет 40 уровень "Лог."0", Этот сигнал поступает в блок 1 и разрешает запись в блок 1 адреса. при появлении которо- го на входах 20 устройства на . тапе трассировки будет прекращена запись 45 информации в блок 5 оперативной памяти. Затем программируется третий счетчик 9 импульсов. При выполнении управляющей ЭВМ записи по определенному адресу срабатывает дешифратор 11 и на его выходе появляется сигнал логической "1", по которому в третич счетчик 9 импульсов заносится информация с его информационных входов. Этот счетчик является вычитающим, на его выходе переполнения, допускающем объединение по схеме "Монтажное ИЛИ", появляется сигнал уровня логического "Оц (отсутствие переполнения). Лцалогичцо программируется второе устройство для отладки мцогопроцессорных систем. Затеи управляющая ЭВМ запускает выполнение программ в отлаживаемом устройстве и выставляет сигнал уровня "1" на входе 18 устройства, что означает переход к эта пу трассировки. По переходу сигнала на входе 18 в состояние "1" триггер 2 устанавливается в единичное состояние и разрешает счет в счетчике 3 импульсов.Управляющая ЭВМ программирует первое и второе устройства для отладки многопройессорцых систем последовательно и ца выходе элемента И 12 появится сигнал при условии, когда все устройства для отладки многопроцессорных систем перейдут в режим трассировки,При этом сигнал ца выходе второго элемецта И 14 будет повторять сигнал ца его сицхровходе 24, Предварительно записанная информация в третий счетчик 9 импульсов определяет задержку запуска выполнения отлаживаемой программы, которая задается в единицах периода сигнала тактировки ца сицхровходе 24 устройства, Отсчитав заданное число импульсов, третий счетчик 9 импульсов выдает ца своем выходе 26 единичный сигнал, блокируя прохождение импульсов тактировки через элемент И 14. Выход 26 устройства подключен к входу сброса процессора отлаживаемого устройства и при появлении на нем сигнала уровня "Лог."1" процессор начинает выполнение отлаживаемой программы.На этапе трассировки сигнал на входе 22 имеет уровень "Лог."1" в течение времени, пока длится цикл шины первого процессора отлаживаемого устройства и уройень цЛог. 0" в течение остального времени, Если циклы шины идут непрерывно один за другим, то на входе 22 присутствуют короткие импульсы уровня "Лог,"0", по положительному перепаду (переходу из низкого уровня в высокий) сигнал на входе 22 значение на выходе счетчика 3 импульсов увеличивается на единицу. Присутствующий на управляющем входе мультиплексора 4 сигнал уровня "Лог. "1" разрешает передачу информации на выходы мультиплексора 4 с его второй группы информационных входов. Код на выходе счетчика 3 импульсов является адресом занесения информации в блок,1 541616 6 5 оперативной памяти, информация за- гопроцессорцых систем не ограничено носится по отрицательному перепаду двумя и может быть любым, (переходу из высокого уровня в низкий) Реагируя на полученное прерывание, сигнала на входе 22 с информационной управляющая ЭВМ останавливает выполи адресной магистралей первого про 5нецие программ процессорами отлаживацессора отлаживаемого устройства и яв- емого устройства и переходит к этапу ляется трассой выполнения программы управления. устанавливая на входе 18 этим процессором. сигнал "Лог. "0". При этом на выходыОдновременно в блок 5 оперативной 1 О мультиплексора 4 поступают коды с памяти заносится информация с инфор- его первой группы инФормационных вхомационных выходов счетчика 6 импуль- дов, Управляющая ЭВМ, выставляя соотсов, который подсчитывает число им- ветствующие коды на первых адресных пульсов синхронизации первого процес- входах, может прочитать трассировочсора отлаживаемого устройства на син цую информацию из блока 5 оперативной хровходе 24, поступившее с момента памяти. Цикл отладки завершен. последней записи в блок 5 оперативной Таким образом, зная величину пери- памяти. При переполнении счетчика 6 ода импульса синхронизации каждого импульсов ца его выходе 23 переполне- процессора отлаживаемого устройства ния появляется импульс уровня "Лог, 20 и принимая во внимание, что длитель- "1", который пройдя через схему 7 ность цикла шины процессора всегда сравнения, поступает ца тактовый вход кратна целому числу периодов синхросчетчика 3 импульсов и увеличивает сигнала этого процессора, можно указначение числа на его выходах на еди- зать момент выполнения любого цикла ницу, адресуя следующее слово блока 25 шины по отношению к моменту прекраще оперативной памяти. Если длитель- ния записи информации в блок 5 опера- ность текущего цикла шины превышает тинной памяти. Поскольку запись индва периода появляеция импульсов на Формации в блок 5 оперативной памяти выходе переполнения счетчика 6 импуль- прекращается одновременно во всех сов процесс адресации нового слова 30 устройствах, можно восстановить реблока 5 оперативной памяти повторяет- альную последовательность выполненияразличными процессорами отлаживаемогоНа этапе трассировки коды с маги- устройства циклов шины. Запуск выполстрали адреса первого процессора от- . нения программ процессорами отлажилаживаемого устройства поступают так- ваемого устройства также засинхрони 35же в блок 1 сравнения и сравниваются зирован (сигнал на выходе 27 устройс записанным там адресом остацова, ства), причем имеется возможность запри совпадении адресов на выходе бло- давать различные задержки запуска выка 1 сравнения появляется импульс полнения программ различными процесуровпя "Лог."1", который устацавлива сорамц.ет триггер 2 в нулевое состояние, за- Блок 1 сравнения работает следуюпрещая счет счетчику 3 импульсов, и щим образом. На этапе управления сигчерез элемент НЕ 10 поступает на выход нала на управляющем входе мультиплек 11 9 пр ерыва ния устройства . Ацало- сора 29 имеет уровень Ло г . О , р а згич но работает второе устройство 45 решая прохождение кодов на выход для отладки многопроцессорных сис- мультиплексора с его первой группы т ем , Выходы пр ерыва ний устройств объ- входов . Эти коды являются адресами , дине цы по схеме "Монтажное ИЛИ", при- и о которым управляющая ЭВМ з аписывач ем на гр уз оч но е сопротивление р аспо" ет в блок 28 оперативноп памяти инфорложено в управляющей ЭВМ. Импульс 5 О мацию, сопровожцая ее управляющим сиги ерывания появившийся на выходе 19 налом по входу 25 записи. В блок 28ания устройства пройдя через оперативной памяти записывается едиэлемент НЕ 13 каждого устройства, ница по адресу прекращения трассировустанавливает в нулевое состояние в ки и нуль по остальным адресам. каждом устройстве триггера 2 и запись 55 На этапе трассировки сигнал ца упинформации в блок 5 оперативной па- равляющем входе мультиплексора 920ц ц мяти одновременно прекращается во принимает уровень Лог. 1 и на адрес- всех устройствах. Число одновременно ные входы блока 28 оперативной памяти работающих устройств для отладки мно- поступают коды с вторых адресных вхо154161 бдов блока 1 сравнения, При появлении на этих адресных входах адреса, совпадающего с заданным в качестве условия прекращения трассировки, на выходе блока 28 оперативной памяти появляется сигнал уровня "Лог."1", Чтение из блока 28 оперативной памяти производится при наличии сигнала уровня "Лог."1" на входе чтения блока 1 срав1 О кения.Формула изобретения1. Устроцство для отладки многопроцессорных систеи, содержащее блок сравнения, первый элемент НЕ, триггер, первый и второй счетчики импульсов, мультиплексор, схему сравнения и блок оперативной памяти, причем первая группа адресных входов устройства соединена с первыми группами информационных входов блока сравнения и мультиплексора, группа выходов которого соединена с группоц адресных входов 25 блока оперативной памяти, группа информационных выходов блока оператив - ной паияти через двунаправленную магистраль соединена с второй группой ин формационных входов блока сравнения и является .группой информационных входов-,выходов устройства, гыход равенства блока сравнения через первый элемент НЕ соединен с выходом прерывания устройства, информационный вход триггера соединен с шиной единичного потенциала устроцства, выход триггера соединен с входои установки нуля первого счетчика импульсов, группа информационных выходов которого соединена с второй группой информационных ,входов мультиплексора, вход задания режима устройства соединен с тактовым входом триггера, разрешающии входом блока сравнения ц управляющим входом мультиплексора, вход признака чтения устройства соединен с входом чтения блока оперативной памяти, первая группа информационных входов блока ,оперативной палити соединена с тре О тьей группой инФормационных входов блока сравнения и является первой группой инфориационпых входов устройства, вторая группа информационных входов устройства соединена с второй55 Группой инфориаццонных входов блока оперативной памяти, выход равенстваСхемы сравнения соединен с тактовым входом первого счетчика импульсов и с входом записи второго счетчикаимпульсов, группа информационных выходов которого соединена с третьейгруппой информационных входов блокаоперативной памяти,. выход переполнения второго счетчика иипульсов соединен с первыи входои схемы сравнения,информационный вход второго счетчикаимпульсов соединен с шиной нулевогопотенциала устройства, вход обращения устройства соединен с вторыи входом схемы сравнения, о т л и ч а ю -щ е е с я тем, что, с целью повышения быстродействия при отладке программ, в устроцство введены. третийсчетчик импульсов, первый и второйэлементы И, второй и третий элеиентыНЕ и дешифратор, причеи выход первогоэлемента И соединен со счетным входоивторого счетчика импульсов, группаинформационных входов-выходов устройства через двунаправленную магистральсоединена с группой информационныхвходов третьего счетчика импульсоввыход переполнения которого соединенс первым входои первого элемента И,с инверсным входои второго элемента Ии является выходом сброса устройства,первая группа адресных входов устройства соединена с группой информационных входов дешифратора, выход которого соединен с входои записи третьегосчетчика импульсов, вход записи устроцства соединен с входолт записи блокасравнения и с тактовым входом дешифратора, выход первого элемента НЕ черезвторой элемент НЕ соединен с входоиобнуления триггера, вход заданця режима устройства соединен через третийэлемент НЕ с первым входом второгоэлемента И и с выходом синхронизациизапуска устроцства, сцнхровход устройства соединен с вторыиц входалп первого и второго элеиентов И. 2. Устройство по и. 1, о т л и - ч а ю щ е е с я теи, что блок сравнения содержит мультиплексор и блок оперативной паияти, причем первая, вторая и третья группы информационных входов блока соединены соответственно с первой группой информационных входов иультиплексбра, группой информационных входов блока оперативной памяти ц второй группой информационных входов мультиплексора, группа выходов которого соединена с группой адресных входов блока оперативной памяти, уг, -9 1541616 1 О равляюп 1 ий вход, вход записи и чтения входами записи и чтения блока опера- блока соединены соответственно с уп- тивной памяти, выход которого являетравляюцим входом мультиплексора, с ся выходом неравенства блока. 17Составитель И.Сигаловдактор Л.Козориз Техред М.Дидык Корректор С.Ч аказ 282 Тираж 565 Подписное НИИПИ Государственного комитета по изобретениям и открьггиям при ГКНТ ССС113035, Москва, Ж, Раушская наб., д. 4/5 роизводственно-издательский комбинат Патент , г,ужгород, ул. Гагарина,1 11 111