Устройство отладки микропрограммных блоков

)5 1/28, 9/4 ГОСУДАРСТВЕННЫЙПО ИЗОБРЕТЕНИЯМПРИ ГКНТ СССР МИТЕ.ТОТКР ЫТИ ТЕЛЬСТВУ Н АВТОРСКОМУ(54) УСТРОЙСТВО ДЛЯГРАММНЫХ БЛОКОВ КИ МИКР(57) Изо тельной тносится к вычможет быть ис те ехнике о устройствах отладки .ми проверки работоспосо стики аппаратуры микро устройств (МПУ). Цель- расширение области п чет воэможности совмесано остограм- эобграю ы програмдакцией и диагнмируемыхретения нме ння эаиспольз ого прое устройс ск, 1985 грам мого ОПИСАНИЕ ИЗОБРЕТЕН(56) Микропроцессоры: спстемирования и отладки. Под реВ,А.Мясникова, М.: Энергоат1985, с. 217.Система автоматиэированнтирования микропроцессорныхИЕТЛМИКРО, ТК АП БССР, Минс. 9, 28-.30,вания блоков паияти микропротройства отладки и отлажваеропрограиного блока. Устрой15416 7 ство содержит ЭВМ 1, блок 2 сопряжения, регистр 3 адреса, блок 4 управления, мультиплексоры 5, 8 и 10, блок 6 памяти трассы, блок 7 памяти преобразования адресов микропрограмм, блок 19 памяти начальных адресов микропрограмм, блок 11 памяти микропрограмм, блок элементов И 12. Преобразование виртуального адреса микроинструкции с 1 О использованием механизма динамической загрузки позволяет эмулировать микроИзобретение относится к вычисли-тельной технике и может быть использовано в устройствах отладки микропрограмм и для проверки работоспособности и диагностики аппаратуры микропроцессорных устройств (ИПУ).Цель изобретения - расширение области применения за счет возможности 25совместного использования блоков памяти микропроГрамм устройства, отладкии отлаживаемого микропрограммного блока.На фиг. 1 приведена функцн.ональнаясхема устройства отладки на фиг. 2 -функциональная схеме бчока управления; на фиг 3 - функциональная схемаблока сопряжения с ЗВМ.Устройство для отладки (фиг. 1) содержит ЭВИ 1, блок 2 сопряжения, регистр 3 адреса, блок 4 управления,мультиплексор 5,.блок б памяти трассы., блок 7 памяти преобразования адреса мультиплексор 8, блок 9 памяти на чальных адресов микропрограмм, мультиплексор 10, блок 11 микропрограммнойпамяти, блок 12 элементов И, синхро. -вход 13 устройства, входы 14 логических условий устройства, вторые информационйые входы 15 устройства, вторые информационные выходы 16 устройства, выход 17 режима устройства, третьи информационные входы 18 устройства, выход 19 признака останова устройства, первые информационные входы20 устройства, первые информационныевыходы 21 устройства. Позициями 22-48обозначены входы и выходы блоков устройства.Блоксопряжения,(фиг, 2) содержит дешифратор 49, элемент НЕ 50, элементы И 51-54, регистры 55-57 и блокиэлементов И 58 и 59. Блок управления программы, превышающие объем физической памяти эмулятора. Блок преобразования адреса содержит признак размещения микропрограммы в ОЗУ эмулятора или в ПЗУ МПУ, что позволяет разместить отлаживаемую часть микропрограммв ОЗУ эмулятора, использовать микропрограммы из ПЗУ МПУ и тем самым сохранить режим реального времени длямикропрограмм, превышающих объем ОЗУэмулятора. 3 ил,1(фиг. 3) содержит шину 60 признаков останова, блок элементов И 61, регистр 62, блоки элементов И 63 и 64, дешиф" ратор 65, элемент И бб, триггер 67, элемент И 68, схема 69 сравнения, блок70 схем сравнения элемент ИЛИ 71, триггер 72, элемент И 73, счетчик 74, элемент И 75, счетчик 76, элементы И 77 и ИЛИ 78.Устройство работает следующим образом.Устройство для отлаДки осуществляет замену ПЗУ микропрограмм отлаживаемого устройства на собственное ОЗУ и управляет синхрогенератором ИПУ, Отлаживаемая микропрограмма (или микропрограмма для отладки аппаратной части МПУ) размещается в блоке 11 памяти. Загрузку микропрограммы осуществляет ЭВМ 1 побайтно. Для этого адрес байта подается через блок 2 сопряжения в регистр 3 адреса и далее через мультиплексор 8 на адресные входы блока 11 памяти. Управление мультиплексором 8 обеспечивается сигналом 36, поступающим с блока 4 управленияПо сигналу 27, поступающему с управляющего выхода блока 2, производится запись информации в блок 11. При исполнении микропрограммы адресная информация на блок 11 поступает черезгруппу информационных входов мультиплексора 8, которая подключена к блоку 7 памяти преобразования адресаРассмотрим работу блока 7 памяти преобразования микропрограммного адреса. Блок 7 осуществляет преобразование виртуального адреса в физический, так как предполагается иметь физическую память меньшего объема, чем виртуальная память, Виртуальный и физический адреса имеют различныйными. 515416 формат. Пусть виртуальный адрес ииеет следующую структуру: адресные разря" ды с 1"го по К-й обеспечивают адресацию внутри страницы, с К+1-го по Н-йромер виртуальной страницы памяти, 5 Блок 7 памяти преобразования адреса осуществляет преобразование только номера страницы, оставляя разряды с 1-го по К-й без изменения.1 ОТаким образом, физический адрес имеет структуру". адресные разряды с 1-го по К-й обеспечивают адресацию внутри страницы, с К+1-го по М-й-номер физической страницы памяти. Преобразование адреса осуществляется подачей на адресные входы ОЗУ номера виртуальной страницы и считывания с выходов ОЗУ номера физической страницы со статусной информацией, Статусная информация содержит следующие данные: первьп разряд - признак размецения страницы (в ОЗУ либо в ПЗУ, МПУ), второй - запрос обслуживания и оста- нова прогона микропрограммы для всех виртуальных страниц, работа с которыми запрещена, и для страниц, которые не загружены в блок 11 устройства, в разрядах с 3-го по (М-К+3)-й указывается номер физической страницы. При инициализации в блоке 7 все виртуальные страницы указываются незагруженПеред выполнением микропрограммы35оператор делает начальную разметкупамяти, т,е. указывает тип каждой виртуальной страницы памяти.Тип страницы определяет, где размещена даннаястраница: в ОЗУ, ПЗУ, либо запрещенадля работы. При размещении страницыв блоке 11 возможны два варианта:страница размещена постоянно (резидентная страница) либо загружается потребованию (нерезидентная страница).В паляти управляющей ЭВМ хранятся типы виртуальных страниц, их приоритеты для программы-загрузчика, Для записистатусной информации и номера физической страницы в блок 7 памяти преобразования адреса ЭВМ устанавливаетадрес в регистр 3 адреса, адрес передается на адресные входы блока 7 черезФ мультиплексор 5, управляющий вход торого соединен с выходом 33 блока 3;необходимая информация передается пошине 28 данных блока 2 сопряжения сблоком 1 ЭВМ, сигнал 35 управляет записью в блок 7,17 6Блок 4 осуществляет управлениесхемой устройства отладки. Для наладки аппаратной части и программного обеспечения М 11 У необходимо обеспечить управление выполнением микропрограммы. В данном устройстве отладки реализованы функции; запуска программы с текущего или заданного адреса, выполнение микропрограммы в непрерывном или пошаговом режиме, оста- нова выполнения по требованию оператора, заданному адресу, количеству выполненных иикрокоманд, по физическим сигналам (логическим условиям), зацикливание определенной части мик" ропрограииы,Релимы выполненияиикропрограимы получаются из комбинации функций устройства.Управление прогоном (выполнением) микропрограммы основано на управлении синхрогенератором налаживаемого МПУ (фиг. 3). Выход элемента И 77 разрешает/запрещает работу синхрогенератора. Управление прогоном микропрограммы осуцествляется с помощью управляюцего регистра 62. На входы элемента И 7 поступают сигналы управления: с выхода блока 7 ОЗУ преобразования адреса (сигнал 45), с выхода триггера 72, обеспечивающего пошаговый режим работы, с четвертого выхода регистра 62 управления - сигнал разрешения работы от ЭВМ, с выхода элемента И 73, являющийся сигналои прекращения работы от схем останова по условияи (по адресу, количеству выполненных микроинструкций, физическим сигньчаи (логическии условияи.Сигнал, поступающий с пятого выхода регистра 62 на первьд вход элемента 66, управляет разрешением/запрещением пошагового режима работы устройства, Если данньп сигнал уста 31 11 но влен в состояние л огичес кои 1 то синхр осиг нал проходит через элемент б б на вход триггера 7 2, устана вливает триггер 7 2 в состояние запрета работы синхр огенер атор а МПУ (с осто яние логического " О " ) и останавливает выполнение иикр опр огр аимы, Если да нньп сигнал установлен в состояние логич еского "О ", то элемент 6 6 запрещает прохождение синхросиг нала на вход триг г ер а 7 2 и пошагового ост а нов а при выполнении микр опр огр аимы не происходит . В данной схеме управления реализованы функции останова выполнения мкр опрогр амиы по заданному адресу, колич е с т 1541617ву выполненных иикроннструкций, по физическим сигналам пользователя.В начальный момент выполнения микропрограммы состояние схемы налаживаемого МПУ неопределенно, и могут возникнуть условия останова, которые непозволят начать выполнение микропрограммы. Поэтому для выполнения первого шага необходимо запретить рабоОту схем останова по условиям до появления первого синхросигнала. Этообеспечивает триггер 67 запрета работы схем останова. Сигнал логического"0" с выхода триггер 67 поступает навход элемента И 73, запрецая прохождение сигнала останова по условиям,подключенного к второму входу элемента И 73, Синхросигнал 13 поступает навторой вход триггера 67 и устанавлива-,ет триггер 67 в состояние логической"1", разрешая работу схем астапова поусловиям. Функция останова по заданному адресуобеспечивается схемой 69сравнения, первая группа входов которого подключена к регистру 62, гдеуказан адрес останова, а вторая группавходов подключена к шине 15, на которую поступает микропрограммный адрес.Сигнал разрешения/запрещения останова 30прогона но схеме сравнения поступаетна первый вход элемента 75. Если даннь, сигнал установлен в логическую"1", то элемент И 75 пропускает сигна,.останова со схемы 69 сравнения, в про 35тивном случае запрецает прохождение,Функция останова по количеству выполненных микроинструкций обеспечивается счетчиком 74, на вычитаюций входкоторого подан синхросигнал с разрабатываемого МПУ. Информационные входысчетчика 74 подключены к регистру 62и обеспечивают установ начального состояния счетчика.Блок 70 схем сравнения обеспечвает 45останов выполнения икропрограмиь позаданным уровням сигналов. Первая ивторая группы информационных входовсхем сравнения блока 70 соединены срегистром 62, обеспечивая фиксациюуровней срабатывания и сигналов разрешения срабатывания (маска). Третьягруппа входов подключена непосредственно к входам 14 физических сигналов(логических условий),Выходы схемы 69 сравнения, счетчи-ка 74 количества выполненньгх микроинструкций и блока 70 подключены к входам элемента ИЛИ 78, вьгход которого соединен с вторым входом элемента И 73 Выход элемента И 73 соединен с одним из входов элемента И 77, осуцествляюцего управление синхрогенератором рарабатываемого МПУ, Периодическим опросом блоков 61 и 63 устройства управляюцая ЭВМ определяет момент и причину останова выполнения микропрограммы. ЭВМ подтверждает останов прогона переключением уровня сигнала 79.Блок 61 служит для передачи по шине 28 данных информации из устройства в управляющую ЭВМ. Блок 64 обеспечивает считывание микропрограммного адреса в блок ЭВИ. Дешифратор 65 яв - ляется распределителем стробируюцих импульсов записи и чтения, На информационные входы 29 депифратора 65 поступает адрес и з блока 2 сопряжения с блоком 1 ЭВМ, а на управляюций вход дешифратора 65 поступает сигнал записи или чтения из блока 2. Дешифратор 65 вырабатывает сиггаль: 33 записи в регистр 3 адреса, 35 - записи в блокпамяти преобразования адреса, 38 - записи в блок 9 паияти начальных адресов, 39 - чтения из блока 6 ОЗУ трассы.Выходы 34, 36 и 37 регистра 62 управления служат для переключения мультиплексоров 5, 8 и 10, обеспечивающих передачу адресов для блока 7 памяти .преобразования адреса, блокапамяти микропрограмм и блока 9 памяти начальных адресов микропрограмм.Счетчик 76 вырабатывает адрес для управления блоком 6 памяти трассы.На счетнь вход счетчика через элемент ИЛИ 71 подан синхросигнал, увеличивающий адрес на единицу при выполнении каждой микроинструкцпи. Сигнал чтения блока 6 памяти пбступает на вычитающий вход счетчика 76, уменьшая адрес после каждого считывания данных. С выхода дешифратора 65 вырабатываются сигналы для восстановления содержмого счетчика 6 после считывания ОЗУ трассы.Режимы работы устройства (непрерывный или поцаговьн, с прогоном с текущего или заданного адреса, с остановом по адресу ш через определенное число шагов, с возцоностью продолжения прогона или зацикливания части микропрограмы после останова) определяются различньп комбинациями способов запуска и останова исполнения91541617 10микропрограмиы. Рассмотрим работу уст- временно сигнал 45 через блок 2 сопряройства при различных способах запус- жения поступает в ЭВМ 1 и устанавлика и останова исполнения иикропрограм- вает запрос 26 на прерывание обработки останова. Программа обработки преПри запуске микропрограммы с теку- рывания указывает оператору на обращего микропрограммного адреса управ- щение к запрещенной странице памяти.ляющая программа устанавливает соот- Если в ходе выполнения иикропроветствуюций разряд управляющего реги- граммы возникает обращение к неэастра 62 и сигнал 79 поступает на0 груженной странице, то с выхода блокаУ 10входы элемента И 77.Если остальные 7 сигнал 45 останова прогона микропро"входы элемента И 77 находятся в состоя граммы поступает на элеиент И 77,нии логической "1" ,т.е, страница с сигнал с выхода которого запрещаеттекущим микропрограммным адресом за- работу синхронизатора отлаживаемогогружена в блок 11., не заданы пошаго МПУ, Одновременно сигнал 45 через блоквый режим исполнения иикроинструкций 2 сопряжения поступает в ЭВИ и устаостанов по условиям), то сигнал с навливает запрос на прерь 1 вание обравыхода элемента И 77, поступающий на ботки останова. Программа обработкивходы управления синхрогенератора от- прерывания снимает сигнал 79, запрелаживаемого ИПУ, разрешает его работу. 20 щая дальнейшее выполнение микропроПроцессор ИПУ начинает исполнять мик- граммы, проверяет причину останова,роинструкции. Старшие разряды микро- определяет какая из физических страпрограммного адреса с К+1-го по Б-й), ниц в данный момент не загружена илиопределяющие номер виртуальной страни- если такой нет, то среды загруженныхцы, через мультиплексор 5 поступают25 нерезидентных страниц памяти опредена адресные входы блока 7 памяти пре- ляется наименее используемая страниобразования адреса. С выходов блока ца, вычисляется ее физический адрес7 считывается номер соответствующей и загрузка проводится на место наииеФизической страницы и через мульти- нее используемой страницы. Програи-плексор 8 вместе с иладшиии разряда ма обработки прерывания осуществлями (с 1-го по К-й) микропрограммного , ет загрузку микропрограммы побайтно.адреса, обеспечивающими адресацию Адрес байта подается через блок 2внутри страницы, подаются на адресные сопряжения с ЭВМ в регистр 3 адресавходы блока 11.Если страница, к ко- и записывается в нем по сигналу 33,торой идет обращение, загружена в поступающему с распределителя строблок 11 то с блока 7 на входы элемен- бирующих импульсов записи дешифр о35ф атйтов 4 блока 12 поступает сигнал 44, ра 65, Далее этот адрес поступает наразрешающий прохождение микроинструк-адресные входы блока 11 через мультиции на исполнение в отлаживаемое МПУ. плексор 8 адреса при наличии на упЕс;,и в ходе выполнения иикропро- равляющеи входе 36 мультиплексора сигграммы возникает обращение к страни- нала с выхоца управляющего регистра це, ре размещенной в ПЗУ и МПУ то пой62, в котором программой обработкисигналу 44 с выхода блока 7, посту- прерывания устанавливается соответстпающему на входы блока 12, выходы бло- вующий разряд. Запись байта микрока 12 переводятся в высокоимпедансное 45 конструкции, поступающего по двунасостояние, т.е. запрещается прохожде- правленной шине 28 данных блока 2ние микроинструкции из блока 11 в сопряжения с ЭВМ на входы данных блоотлаживаемое МПУ, а в отлаживаемое ка 11, проводится по сигналу записи,МПУ поступает сигнал 17 разрешения поступающему с управляющего выходаработы ПЗУ, и процессор отлаживаемого 50 блока 2 сопряжения.МПУ исполняет микроинструкции, раз- Далее программа обработки прерывамещенные в ПЗУ отлаживаемого МПУ. ния производит коррекцию статуса стра"Если в ходе выполнения иикропро- ниц в блоке 7 памяти преобразованияграммы возникает обращение к запрещен- адреса: удаленная страница отмечаетсяной странице, то с выхода блока 7. сиг. - незагруженной, а для вновь загружен 55юКо .- нал 45 останова прогона микропрограммы ной указывается физическии адрес. ор.- поступает на элеиент И 77, сигнал с рекция статуса страниц осуществляетвыхода которого запрещает работу син- , ся по сигналу 35 записи в блок 7, похронизатора отлаживаемого МПУ, Одно- ступающему с дешифратора 65. Запись11 15416нового статуса соответствующей страницы, поступающего по шине 28 данныхблока 2 сопряжения с ЭВМ на входы данных блока 7, производится по адресу,установленному в регистре 3 адреса ипереданному через мультиплексор 5на адресные входы блока 7,После этого программа обработкипРерывания устанавливает соответствующий разряд в регистре 62 и с помощью сигнала 34 переключает мультиплексор 5, при этом на адресные входы блока 7 вновь поступает адрес новой страницы, Поскольку соответствующий битв статусе этой страницы сброшен, тосигнал 45 снимается. Установ сигнала79 приводит к включению синхрогенератора и продолжению выполнения микропрограммы. 20Работа устройства при запуске микропрограммы с заданного адреса происходит аналогично работе при запускес текущего адреса за исключением того,что предварительно выполняется ицструкция безусловного перехода, записанная в блоке 11. Управляющая программа записЫвает в микроинструкциюбезусловного перехода заданный стартовьп 1 адрес, устанавливает в регистре 303 адрес микроицструкции безусловногоперехода, переключает мультиплексор 8на передачу адреса из регистра 3 цаадресные входы блока 11, затем пзревс:дит эмулятор в пошаговый режим робость,.Эли выполняет одну микроицструкцию.Дальнейшее выполнение микропрограммыпроисходит как при запуске с текущегоадреса.При пошаговом режиме работы устройства управляющая программа устанавливает в регистре 62 соответствующийбит, и по фронту сигнала 79 " выходарегистра 62 устанавливается триггер72. Сигнал 79 и сигнал разрешения с 45выхода триггера 72 поступают на входыэлемента И 77, разрешая работу синхрогенератора ИПУ.С генератора МПУ синхросигнал 13поступает на вход элемента И 66. Сигнал, поступающий с выхода регистра62 на первый вход элемента И 66 и уп-.равляющий разрешением-запрещениемпошагового режима работы эмулятора,устанавливается управляющей программой в состояние логической "1", иэлемент И 66 пропускает синхросигнал13 на вход триггера 72, устанавливаятриггер 72 в состояние запрета рабо 17 12ты синхрогенератора МПУ. Сигнал свыхода триггера 72 поступает ца входэлемента И 77 и останавливает выполВнецие микропрограммы. Если пошаговыйрежим не задан, т.е. сигнал с пятоговыхода регистра 62 запрещает прохождение сццхросигнала на вход триггера72 через элемент И бб, пошагового останова при выполнении микропрограммыне происходит.В данной схеме управления реализованы функции остацова выполнения микропрограммы по заданному адресу, количеству выполненных микроицструкций,по физическим сигналам с отлаживаемого МПУ.Для выполнения первого шага запрещается работа схем осталова по условиям до появления первого синхросигцала. Сигнал 79 разрешения выполнениямикропрограммы Фронтом устанавливаеттриггер 6 в ссстояцие запрета рабо.ысхем останова. Сигнал с выхода триггера 67 поступает ца вход элемента И73, запрещая прохождение сигнала останова по условиям подключенного квторому входу элемента И 73. Синхросигцал 13 поступает ца второй входтриггера 67 и устанавливает его в состояние логической единицы, разрешаяэлементу И 73 пропускать сигнал останова по условиям с выхода элементаИЛИ 78 ца вход элемента И 77,Если задан останов по заданномуадресу, то в регистр 62 перед началомисполнения микропрограммы записывается заданный адрес остацова и устанавливается разряд, сигнал с выхода которого разрешает прохождение сигнала с выхода схемы 69 сравнения черезэлемент И 75. Если в процессе исполнения микропрограммы установлено,что адрес остацова, заданцьп в регистре 63, совпал с микропрограммнымадресом, поступающим по шине 15 изотлаживаемого МПУ, то сигнал с выходакомпаратора 69 через открытые элементы И 75, ИЛИ 78 и И 73 поступает навход элемента И 77, сигнал .с выходакоторого отключает синхрогецераторМПУ.Если задан останов по количествувыполненных микроицструкций, то всчетчик 74 перец началом исполнениямикропрограммы через регистр 62 записывается заданное число микроинструкций. В процессе исполнения микропрограммы по каждому тактовому сигна13 154617 14 лу 13, поступающемус отлаживаемого формационными выходами устройства МПУ на вычитающий вход счетчика 74, отладки, о т л и ч а ю щ е е с я тем, из заданного числа вычитается едини- что, с целью расширения области прица. Когда содержимое счетчика уста 5менения за счет возможности совместновится равным нулю, то сигнал с вы- ного использования блоков памяти микхода счетчика 74 через открытые эле- ропрограмм устройства отладки и отменты ИЛИ 78 и И 73 поступает на вход лаживаемого микропрограммного блока, элемента И 77, сигнал с выхода кото- устройство отладки дополнительно сорого отключает синхрогенератор ИПУ, 10 держит третий мультиплексор, блок паЕсли задан останов по физическому мяти преобразования адреса, дешифрасигналу, то перед началом исполнения тор, регистр и с первого по четвертый микропрограммы в регистр 62 эаписы- блоки элементов И, первый и второй вается логический уровень сигнала, пс элементы ИЛИ, с первого по пятый элекоторому должен произойти останов, 15 менты И, первый и второй триггеры, и устанавливается разряд, сигнал .спервый и второй счетчики, схему сраввыхода которого разрешает работу од- кения, блок схем сравнения,причем ной из схем сравнения блока 70. Если выходы элементов И первого блока соев процессе исполнения микропрограммы динены с вторыми информационными выблоком 70 установлено, что логический 20 ходами устройства отладки, вторые инуровень сигнала, заданный в регистре Формационные входы которого соедине, совпадает с уровнем физического ны с информационными входами блока пасигнала 14, поступающего из отлаживае- мяти трассы, с первыми входами элеменмого МПУ, то сигнал с выходов блока тов И второго блока, с первыми входа через открытые элементы ИЛИ 78 и 25 ми схемы сравнения и первыми информа- И 73 поступает на вход элемента И 77, ционными входами третьего мультиплексигнал с выхода которого отключает сора, выходы которого соединены с ад - синхрогенератор МПУ. ресными входами блока. памяти преобразований адреса, выходы которого сое- Ф о р м у л а и з о б р е т ен и я 30 динены с первыми информационными входами второго мультиплексора, выходыУстройство для отладки микропрограм- которого соединены с адресными входамных блоков, содержащее блок сопряже- ми блока памяти микропрограмм, выходы ния, регистр адреса, первый и второй которого соединены с первыми входами мультиплексоры блок памяти микропро- элементов И первого блока, вторыеЭ, 3.5грамм блок памяти начальных адресов,входы которых соединены с вторым выЭч блок памяти трассы, причем адресныеходом блока памяти преобразовании адвходы устройства для подключения к ад- реса, третий выход которого соединен ресным выходам отлаживающей электрон- с выходом режима устройства отладки, ной вычислительной машины, информаци третьи информационные входы которого онные входы-выходы устройства для под- соединены с первыми входами элементов ключения к шине данных отлаживающей И третьего блока, выходы элементов И электронной вычислительной машины, второго, третьего и четвертого блоков выход признака ввода, выход признака объединены и соединены с ипформационвывода и вход прерывания устройства д 5 ными входами. регистра, с информациондля подключения к шине управления от- ными входами блока памяти начальных лаживающей электронной вычислительной адресов, с выходами блока памяти трасмашины соединены соответственнос ин- сы, с информационньпш входами блока формационными входами, первыми ин- памяти микропрограмм, с информационформационными входами-выходами, пер ными входами регистра адреса, с инфорвым и вторым управляющими входами и мационными входами блока памяти препервым управляющим выходом блока со- образовашп адреса и с вторыми входапряжения, первые информационные вхо- ми-выходами блока сопряжения, второп ды устройства отладки соединены с пер- и третий управляющие выходы которого выми информационными входами первого 55 соединены соответственно с входом упмультиплексора, выходы которого сое- равления записью блока микропрограмдинены с адресными входами блока мной памяти и со стробирующим входом памяти начальных адресов, выходы дешифратора, информационные входы кокоторого соединены с первыми ин- торого соединены с информационными1515416 выходами блока сопряжения, четвертый управляющий выход которого соединен с первьвси входами элементов И четвертого и вторыми входами элементов И третьего блоков, а первьп выход дешиф 5 ратора соединен с вычитающим входом первого счетчика и с входом управления чтением блока памяти трассы, адресные входы которого соединены с выходами первого счетчика, суммирующий вход которого соединен с выходом первого элемента ИЛИ, первый вход которого соединен с первыми входами первого и второго элементов И, с входом управления записью блока памяти трас 11 1 сы, с входом установки в 1 первого триггера и с синхровходом устройства отладки , входы логических условий кот орого соединены с первыми информа ци- рц о иными входами схем сравнений блока, вторые информационные входы и входы ра эр ешения схем сравнений блока со единены соответственно с выходами п ервой и второй групп регистра , выходы третьей группы которого соедице ны с вторыми информационными входами схемы сравнения , выход которой соединен с первым входом третьего эл емента И , второй вход которого соединен с и ервым выходом регистра , с второго по седьмой выходы д ешифратора соединены соответственно с входами управления записью регистра адрес а , блока памяти преобразований адреса и бл ок а памц ти35 начальных адресов, с вторым входом . первого элемента ИЛИ, с сицхровходом второго счетчика и с входом записи регистра, восьмой выход дешифратора соединен с вторыми входами элементов И второго блока, выходы четвертой группы регистра соединены с информационцьии входами второго счетчика,17 16с второго по шестой выходы регистрасоединены с входами управления первого, второго и третьего мультиплексоров и с вторыми входами первого и второго элементов И, седьмой выход регистра соединен с первым входом четвертого элемента И и с синхровходами первого и второго регистров, информационные входы которых соединены соответственно с шинами логических нуля и единицы устройства отладки 1, выход признака остацова которого соединен с выходом четвертого элемента И, второй итретин входы которого соединены соответственно с выходом второго триггера и инверсным выходом пятого элемента И, первыйс и второй входы которого соединены соответственно с выходами первого триггера и второго элемента ИЛИ, псгрвыгс ц второй входы которого соединены соответственно с выходом равенства нулю второго счетчика и выходои третг;его элемента И, остальные входы третьего элемента ИЛИсоедигсены с выходами схем сравненияблока, выход равенства нулю счетчика,выходы третьего и четвертого элементовИ и выходы схем сравцеция блока объединены и соединены с вторыии входамиэлементов И четвертого б ока, выходвторого элемента И соедццец с вычитающим входом второго счетчика, четвертггй выход блока памяти преобразованийадреса соединен с четвертым входомчетвертого элеиецта И и с третьим управляищисг входои блока сопряхеция,выходы регистра адреса соедицецы свторыми инфориациогсгсыми входаии первого, второго и третьего мультиплексоров, выход первого элемента И сое-динен с входои устацоцки второго триггера.1541617 Составитель Л,ЛбанасьевКозориэ Техред М.Дидык Корректор 0 к Подписи КНТ СССР роизводственно-издательский комбинат "Патент" ул, Гагарина, 101 г Заказ 282 ирВНИИПИ Государственног113035. 569 комитета по кз Москва, Ж,ретениям и открытиям ушская наб д, 4/5