Устройство для управления оперативной памятью

СОЮЗ СОВЕТСНИХСОЦИАЛИСТИЧЕСКИХ УБЛИК 04 С 06 Р 1/О,11 ъ(щФ ИОАН ЕНИ ВИДЕТЕЛЬСТВ К АВТОРСКОМ(56) Катцан Г,ны системы 370,с. 410-436.Авторское сф 955076, кл. Бюл. В 7кий и Б,В.8.8)Вычислител - М.: Мир син ые маш 1974,СР 98 видетельство С Об Р 13/06 УПРАВЛЕНИЯ ОПЕ(54) УСТРРАТИВНОЙ(57) Изобтельной т ИСТВО ДЛАИЯТЬЮетение охнике, врархией ычисли носитсячастност сис- ожет дре сов, и числитель темам с и быть прим х маено в в ышение Устроиствоной и буфергистр адрес лок памяти управления и блок мод содержит на сов, накопи ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССРОО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИИ шинах и системах с виртуальнои памятью. Целью изобретения является стродеиствия устроиства. одержит входной, выходый регистры данных, ререгистр признаков, страниц, блок местного три коммутатора, счетчик икации адресов, который опитель логических адреель базовых адресов, элемент сравнения, коммутатор, дешифратор, элемент И, триггеры и группуэлементов И. Устройство выполняетраспределение оперативной памяти идинамическую модификацию логическихадресов пользователей в физическиеадреса оперативной памяти. Быстродействие повышается эа счет исключения дополнительных преобразованийадресов, для чего в качестве интерфейса между логическими и физическими адресами вводится одноуровневоеадресное пространство, которое постранично размещается в оперативнойпамяти. Отображение сегментов логических адресов осуществляется с помощью таблицы сегментов, начало которой хранится в буферном регистре данных, номер сегмента поступает на регистр адреса, уникальные адреса одноуровневой памяти определяются счетчиком. Логические адреса поступаютв регистр адреса. физический адресстраницы формируется из базового адреса, хранящегося в накопителе базовых адресов, и смещения, поступающего из регистра адреса. 1 з.п. ф-лы, 1 1291992 2Изобретение относится к вычислительной технике, в частности к системам с иерархией адресных пространств, и может быть использованов вычислительных машинах и системах,обеспечивающих множественную виртуальную память.Цель изобретения - повышение быстродействия устройства.На фиг. 1 представлена функциональная схема предлагаемого устройства; на фиг, 2 - функциональная схемаблока модификации адресов; на Фиг.3функциональная схема блока местногоуправления; на фиг,4 - функциональнаясхема блока памяти страниц,Устройство для управления оперативной памятью 1 (фиг. 1) содержитвходной регистр 2 данных, выходнойрегистр 3 данных, регистр 4 адреса,регистр 5 признаков, блок 6 местногоуправления, блок 7 памяти страниц,блок 8 модификации адресов, счетчик 9,буферный регистр 10 данных, коммутаторы 11 - 1.3 с первого по третий, атакже входы 14 и выходы 15 данных,адресные входы 16, информационный выход 17, вход 18 команд и вход 19 синхронизации устройства, выходы 20-22с первой по третью группы регистра 4адреса, первый 23 и второй 24 выходы,первый 25 и второй 26 входы блока 6местного управления.Бок 8 модификации адресов (фиг,2)содержит накопитель 27 логическихадресов, накопитель 28 Сазовых адресов, элемент 29 сравнения, элементИ 30, коммутатор 31, дешифратор 32,группу элементов И 33 и триггеры 34,Кроме того, устройство содержит(фиг. 1 и 2) адресные входы 35 и выходы 36 блока / памяти страниц, адресные выходы 37 и входы 38 и 39 блока 8 модификации адресов.Блок 6 местного управления (фиг.3)содержит регистр 40 команд, формирователь 41 синхросигналов, формирова -тель 42 потенциальных сигналов, триггеры 43-46, элементы И 47-53, элементы ИЛИ 54-56.Блок 7 памяти страниц (фиг. 4) содержит накопитель 57 признаков, накопитель 58 состояния изменения, накопитель 59 обращений, коммутаторы 6061, элементы 62 сравнения, элементы63 неравнозначности, элементы И 641, элементы ИЛИ 72-75, а также выходы 76-8 накопителя 57. Блок 7 памяти страниц содержит также накопитель 79 адресов.Устройство работает следующимобразом.Для установки устройства в исходное состояние на вход 18 поступаетпотенциальный сигнал сброса, которыйосуществляет. сброс триггера 44 (фиг,3),содержащего признак занятости устрой 10 ства, и запускает формирователь 42,с выхода которого сигналы поступаютна входы сброса триггеров 34 (фиг.2)и счетчика 9 (фиг. 1),Устройство выполняет распределение физической памяти 1 и динамическую модификацию логических адресовадресных пространств, генерируемыхпри функционировании операционныхсистем множественной виртуальной памяти в физические адреса оперативнойпамяти 1. С целью исключения дополнительных преобразований адреса,обусловленных перемещением в иерархии адресных пространств, в качестве интерфейса между логической ифизической памятями вводится одноуровневое адресноЕ-пространство,объем которого достаточен для отображения логических адресных пространств пользователей, создаваемыхв течение непрерывной работы операционной системы без повторного использования адресов, Логические адресные пространства посегментно отображаются на одноуровневое адресное пространство, которое постранично размещается в оперативной памяти 1по запросам. Отображение сегментов40логического адресного пространствалюбого уровня иерархии производитсянепосредственно на одноуровневоеадресное пространство, минуя промежуточные отображения на логические45адресные пространства более низкогоуровня иерархии, и осуществляетсяс помощью таблицы сегментов, началокоторой в оперативной памяти 1 хранится в регистре 10. В строке таблицы сегментов хранится адрес одноуров 50невого адресного пространства, назначенный логическому сегменту, атакже признаки защиты сегментов.Загрузка режимов работы устройства осуществляется при занесении кода операции в регистр 40. Код микроприказа поступает на вход 18. По синхросигналу Т, при условии отсутствия занятости устройства (триггер 44сброшен) открывается элемент И 49, сигнал с выхода которого поступает на синхровход регистра 40, разрешая занесение. Этот же сигнал использует- . ся для сброса триггера 46, содержащий признак переадресации. Каждый разряд регистра 40 определеяет соответствующий режим реботы устройства. Установка одного из битов регистров 40 через элемент ИЛИ 54 формиру ет сигнал запроса, по которому сигнал с выхода триггера 44 запрещает прием кода следующей операции, если операция выполняется за два цикла синхронизации. В этом случае блокиру ется прохождение синхросигнала Т через элемент И 50. Если операция выполняется за два цикла, по синхросигналу Т устанавливается триггер 45 и сбрасывается триггер 43. Сброс триггера 44 осуществляется по переднему рронту синхросигнала Т , разрешая прием информации в регистр 40 по синхросигналу Т через элемент И 50. Исключение составляют режимы "Чтение 25 памяти" и "Запись в память" при отсутствии признака переадресации (триггер 46 не установлен) в первом цикле синхронизации, В этом случае открыты элемент ИЛИ 56 и элемент И 49,30 Сигнал с выхода элемента И 51 закрывает элемент И 52. В этом случае сброс триггера 44 осуществляется по переднему фронту синхросигнала Т во втором цикле синхронизации, так как сигнал с выхода триггера 43 закрывает элементы И 49 и 51, что открывает элемент И 52, сигнал с выхода которого через элемент ИЛИ 55 поступает на вход триггера 44. 40Режим загрузки логического пространства предназначен для переключения логических адресных пространств пользователей, Производится установка регистра 10, содержимое которого 45 указывает начало таблицы сегментов выбираемого логического адресного пространства, а также перевод в недействительное состояние всех строк накопителей 27 и 28 в блоке 8 (фиг,2) 50 путем сброса триггеров 34.Информация, которая должна записаться в регистр 10, поступает с входов 14 на коммутатор 12 и по синхросигналу Т при установленном тригге ре 43 пгинимается в регистр 2, а по синхросигналу Т содержимое регистра 2 переписывается в регистр 10. Одновременно с этим потенциальный сигнал признака режима поступает на входы триггеров 34. Операция выполняется за один цикл синхронизации.Режим загрузки сегмента предназначен для присвоения логическому сегменту уникального адреса и размещения его в соответствующей таблице сегментов, начало которой опеределяется содержимым регистра 10. Кроме того, в таблице сегментов размещаются параметры защиты сегмента: блокировка защиты или защита по записи.Уникальные адреса одноуровневой памяти определяются содержимым счетчика 9.Номер отображаемого логического сегмента поступает с входа 16 в регистр 4 и по синхросигналу Т при установленном триггера 43 принимается в регистр 4. Информация, определяющая параметры защиты, поступаетс младших разрядов входа 14 и в совокупности с содержимым счетчика 9, выходы которого являются группой старших разрядов, через другой вход коммутатора 12 (при наличии сигнала логической единицы с выхода 23) поступает в регистр 2 по синхросигналу Т при установленном триггере 43.Содержимое счетчика 9 модифицируется во время синхросигнала ТЗ, поступаю - щего с выхода 24 на синхровход счетчика 9. Во время синхросигнала Т- устанавливается регистр 5, состояние которого определяется сигналом переполнения счетчика 9 с его выхода переноса, который в качестве признака результата определяет, что одноуровневое адресное пространство исчерпайо для отображения логических сегментов. Через коммутатор 11 на адресный вход памяти 1 поступает физический адрес требуемой строки таблицы сегментов, образованный как совокупность начального адреса таблицы сегментов (из регистра 10) и индекса сегмента с выходов 20 регистра 4). , Запись содержимого регистра 2 в память 1 производится по синхросигналу Т 6 поступающему на синхровходпамяти 1 с выхода 24,Модифицированное содержимое счетчика 9 через коммутатор 13 по синхросигналу Т поступает в регистр 3,сохраняется в нем и поступает навыход 15.Режим пЗапись адреса" предназначен для загрузки таблицы страниц, 1291995размещенной в накопителях 79, 57 59 (фцг, 4) блока 7, Информация, которая должна записываться в соответствующую строку накопителей 56 и 57, поступает с входа 14 через коммута 5 тор 12 в регистр 2, где фиксируется по сигналу, поступающему ца его сицхровход, Информация в накопитель 79 поступает с группы старших разрядов, а в накопитель 57 - с младших разря О дов регистра 2. В накопители 58 и 59 записываются нули.Адрес страницы, соответствующий номеру строки накопителей 79, 57-59, поступает с входа 16 на регистр 4. 15 Содержимое регистра 4 через коммутатор 11 поступает на адресные входы накопителей 79, 57-59, на управляющие входы которых подается сигнал записи во время синхросигнала Т . 20Режим цЧтецие адреса" предназначен для считывания строк таблицы страниц, размещенной в блоке 7. Выбор строк накопителей 57-59 и 79 осуществляется также, как в режиме "За лись адреса", Считанная из накопителей 79, 57-59 информация подается на вход коммутатора 13 (при наличии потенциального сигнала на управляющем его входе, поступающем с выхо да 23) и затем - на вход регистра 3 во время синхросигнала Т с выхо 6да 24. С выхода регистра 3 информация поступает на выход 15. Режим сброса бита обращения используется управляющей программой операционной системы для определения частоты обращения к страницам, Во время сицхросигнала Т сигнал с выхода 24 поступает на вход блока 7, в результате 40 записывается входная информация в выбранную ячейку накопителя 59.В режиме 13 апись в памятьц входная информация записывается в оперативную память 1. Выполняется динами ческая модификация адресов, проверка параметров защиты и установка признаков результата операции.Информация, которая должна записываться в память 1, поступает с вхо да 14 на коммутатор 12, откуда заносится в регистр 2, с выхода которого подается на вход данных памяти 1.Логический адрес с входа 16 поступает в регистр 4 также, как и при за писи адреса.Логический адрес страницы образованный совокупностью индекса сегмента с выходов 20 и индекса страницы 2 6с выходов 21, поступает ца входы 38блока 8, Группа младших разрядов входа 38 используется для адресации накопителей 27 и 28 (фиг. 2). Группастарших разрядов логического адресастрацицы и содержимое выбранной строки накопителя 27 сравниваются междусобой с помощью элемента 29 сравнения. С выхода дешифратора 32 на выход коммутатора 31 поступает признакдействительности выбранной строки,хранящийся в соответствующемтриггере 34. Если совпадение произошлои информация в выбранной строке действительна, открывается элемент И 30,сигнал с выхода которого устанавливает триггер 46, содержащий признакпереадресации, по синхросигцалу ТУпоступающему на вход триггера 46.через открытые элементы И 49, 53 иэлемент ИЛИ 56, В остальных случаяхтриггер 46 не устанавливается,При установке триггера 46 базовыйадрес страницы считывается из соответствующей строки накопителя 28 ив совокупности с группой разрядовсмещения с выходов 22 регистра 4 через коммутатор 11 при наличии призна -ка переадресации на выходе 23 поступает на вход оперативной памяти 1 ина адресный вход блока 7,Установка триггера 46 закрываетэлемент И 51, сигнал с выхода которого во время сицхросигнала Т откры 5вает элемент И 52 и через элементИЛИ 55 обеспечивает сброс триггера 44,Обращение к оперативной памяти 1 вэтом случае осуществляется за одинцикл синхронизации. В блоке 7 осуществляется проверкапараметров защиты и установка признаков результата,Запись в память 1 производитсяво время синхросигнала Т при отсут 6ствии ошибки записи (не установленсоответствующий разряд регистра 5,поступающий на вход 26 блока 6) посигнапу, поступающему с входа 23 навход памяти 1, При ошибке защиты запись в память 1 не производится.Если триггер 46 сброшен, осуществляется процедура переадресации.Для этого через коммутатор 11 навход оперативной памяти 1 поступаетсовокупность содержимого регистра 10и индекса сегмента с выходов 20 регистра 4, определяющие строку таблицы сегментов соответствующего ло 129199гического адресного пространства, по сигналу с выхода 23 блока 6. Ицформация, считанная из оперативной памяти 1, через коммутатор 13 поступает на вход регистра 3, в который записывается по поступающему на его синхровход синхросигнал Т , СовокупЫ ность содержимого регистра 3 и ин.декса страницы с выходов 21 регистра 4 образует адрес требуемой логи ческой страницы с одноуровневым адресным пространством.11 ри отсутствии установки триггера 46 в первом цикле синхронизации (установлен триггер 43) открывается элемент И 51, сигнал с выхода которого закрывает элемент И 52, запрещая сброс триггера 44 в первом цикле синхронизации и разрешая установку триггера 45 во время синхросигнала Т (второй цикл синхронизации).Во в гором цикле синхронизации адрес одноуровневого адресного пространства, поступающий на вход 35 блока 7 с помощью элементов 63 неравнозначность (фиг. 4), преобразуется в код, разрядность которого соответствует разрядности физического адреса страницы оперативной памяти 1.Информация с выхода элементов 63 неравнозначность через коммутатор 60 (при отсутствии сигнала на его управляющем входе) поступает на адресные входы накопителей 57-59, 79 блока 7. Информация, считанная из накопите ля 79, сравнивается с адресом страницы одноуровневой памяти, поступившим на вход 35 с помощью элемента 62 сравнения.В случае совпадения (при установ О ленном бите действительности строки на выходе 76 накопителя 57) открываются элемент И 64 и элемент ИЛИ 72. Сигнал с выхода элемента ИЛИ 72 устанавливает признак "данные в памяти", 45 а информация с выхода элементов 63 неравнозначность, соответствующая физическому адресу страницы памяти 1, с выхода 36 блока 7 через коммутатор 11 поступает на вход оперативной памяти 1 и на вход 39 блока 8.В блоке 8 по адресу, определяемому группой младших разрядов логического адреса, с входа 38 в накопители 27 и 28 записываются соответственно группа старших разрядов логического адреса и физический адрес с входа 39. Кроме этого устанавливается признак действи гельцости строки путемустановки соответствующего триггера 34, выбранного дешифратором 32 через открытый элемент И 33,Если элементом 62 сравнения це определено соответствие или выбранная строка таблицы страниц недействительна (сигнал ца выходе 76 накопителя 57 равен нулю), закрывается элемент И 64 и не устанавливается признак Данные в памяти", В результате этого не производится запись в накопители 58 и 59, в память 1 и це производится коррекция содержимого цакопителей 27 и 28 в блоке 8.В режиме Чтение" информация считывается из памяти 1 и помещается в регистр 3. Выполняется динамическая модификация адресов и установка признаков результата операции.Логический адрес, поступающий с входа 16, преобразуется и поступает ца вход памяти 1 также, как и при записи в памяти.Если триггер 46 установлен, данные считываются из памяти 1 и принимаются в регистр 3, Запись в накопитель 59 производится аналогично режиму цЗапись в память". Запись в накопитель 58це производится, так как закрыт элемент И 68, управляющий записью в накопитель 58, а также элемент И 65, вырабатывающий признак "Ошибка записи".Если триггер 46 не установлен, данные из памяти 1 считываются вовтором цикле синхронизации и принимаются в регистр 3 также, как и в первом цикле,Функционирование блоков 7 и 8 соответствует режиму Запись в памятьФормула изобре те ния1. Устройство для управления оперативной памятью, содержащее входной и выходной регистры данных, регистр адреса, регистр признаков, блок местного управления и блок памяти страниц, управляющий вход которого подключен к первому выходу блока местного управления, второй выход которого соединен с входами синхронизации блока памяти сграниц, регистра адреса, регистра признаков, входного и выходного регистров данных, о т л ич а ю щ е е с я тем, что, с цельюповышения быстродействия устройства.в него введены блок моди 4 икаци адресов, счетчик, буферный регистр данных и коммутаторы, причем выходыпервого коммутатора подключецы к адним из адресных входов блока памятистраниц и блока модификации адресов другие адресные входы которого соединены с выходами первой и второй групп регистра адреса, выходы второго коммутатора соединены с информационными входами входного регистра данных, Выходы которого подключены к входам данных блока памяти страниц и входам буферного регистра данньгх, выходы которого и выходы первой группы регистра адреса подключены к входам первой группы первого коммутатора, входы второй группы которого соединены с одними из выходов третьей группы регистра адреса и адресными выходами блока памяти страниц, информационные выходы котарога и выходы счетчика подключены к одним из вх.адов третьего коммутатора, выходы каторога соединены с информационными входами выходного регистра да 1 ьгх, другие адресные входы блока памяти страниц подключены соответственна к1/выходам выходного регистра данных и выходам второй группь регистра адре - са, выходы с первой ло третью гр гпп которого соединены с входами трета группы первого коммутатора, входы четвертой группы которого подключены к выходам третьей группы регистра адреса и адресным выходам блока 1 оцификации адресов. инфармацланный выход входы сброса и синхронизации ка"О торога соединены соответственно с пе;-/ ВЬМ ВХОДОМ р С ПЕРВЫМ И В ГОР//11 КЬГХО дами блока местного управления, вьхаг, переноса счетчика и управ 1 яющле вьхо ды блока памяти страниц падключень/ к входам регистра признаков, выход ко"- тарого соединен с вторым входом блока местного управления, первый выход которого подключен к управляющим вхо-. дам коммутаторов и входу сброса счет/ О чика, входы синхронизации счетчика и буФерного регистра данных соединены с вторым выходом блока местного управления Одни из ВхОдОВ Второго кае 1 м," татара подключены к выходам счетчика,а другие входы являются входами данных устройства, адресными входамии информационным выходом которого являются входы регистра адреса и выход регистра признаков, выходы выходного регистра данных являются выходами данных устройства, входом команд, входам и выходом синхронизациикоторого являются соответственно третий и четвертый входы и второй выходблока местного управления, выходывходного регистра данных и первогокоммутатора являются контрольными выходами устройства, контрольными входами котарага являются другие входы третьего коммутатора,2. Устройство по и. 1, о т л ич а ю щ е е с я тем, что блокмодификации адресов содержит накопитель логических адресов, накопительбазовых адресов, элемецт сравнения,элемент И, коммутатор, дешифратор,триггеры и группу элементов И, причем входы сброса триггеров являютсявходом сброса блока, входом синхронизации котазога являются первые входы злеме н т 013 И Группь УпраВляюшиевходы накопителя логических адресовнакаг.ителя базовых адресов, информационные Входы и выходы которого являются Оццими из адресных входов иадресными вьходами блока, адресныеВходы накопителей и входы дешифратора являются млацшими разрядами другцх адресньх Входов блока, а информационные входы накопителя лагических адресов и одни из Входов злемента сравнения - стариими разрядами /гвуих адр е оных ходов блокаинфар/1 агианЬм Бьх 02 ам катара го является г/ход элемента И, первый Вход которого подключен к выходу элементасравнения, другие входы которогосоединены с выхопами накопителя логических адресов,/ выход дешифратараподключен к втарьм входам элементовИ группы и управляющему входу коммутатора, пьхац которого соединен свторым входом элемента И, а вхопыподключены к вьХодам триггеров. установочные Входы которых подключенык выходам з.ементав И группы., Дем Редактор Н Коррек Тираж 673 ВНИИПИ Государственного комит по делам изобретений и отк 113035, Москва, Ж, РаушскаЗа одписн та ССС 48 4/5 а ичес пре изводственноСоставитель Т.Зайч Техред И.Попович ятие, г. Ужгород, ул, Проект