Устройство для управления оперативной памятью

О П И С А Н И Е 29707 ОИЗОБРЕТЕНИЯК АВТОРСКОМУ СВИДЕТЕЛЬСТВУ Союа Советски Социалистических РеспубликЗависимое от авт. свидетельства-МПК б 11 с 9/00 Заявлено 31,т/11.1969 (М 1353779/18-24) присоединением заявкиПриоритет Комитет по деламобретений и открытийри Совете Министрое публиковано 02.111.1971. Бюл теньУДК 681.327.02(088 а опубликования описа Л/,197 вторзобретен А. Кар Заявител ЕРАТИВНОЙ ПАМЯТЬЮ СТРОЙСТВО ДЛЯ УПРАВЛЕН Изобретение относится к области цифровой вычислительной техники, а именно к устройствам управления цифровых вычислительных машин, оперативная память (ОП) которых состоит из нескольких независимых блоков. 5Предлагаемое устройство может быть применено в цифровых вычислительных машинах в качестве составной части устройства управления и в особенности в тех машинах, которые содержат несколько процессоров или 10 предназначены для работы в составе вычислительных систем.Известны устройства для управления оперативной памятью цифровых вычислительных машин, которая состоит из и независимых 15 блоков, содержащие адресный регистр, разделенный на старшую и младшую части, и дешифратор сигналов разрешения обращения, вход которого присоединен к выходам младшей части адресного регистра, а выхо ды - ко входам управления блоков ОП.При каждом обращении к ОП известное устройство может обеспечить выборку только одной ячейки, вследствие чего большое количество оборудования, имеющегося в каждом 25 из п независимых блоков ОП (/т комплектов усилителей, адресных коммутаторов, цепей контроля, источников питания, вспомогательных цепей), работает в среднем всего один раз за и тактов и не может быть использова но для повышения общей производительности машины,Цель настоящего изобретения - обеспечение возможности выборки из ОП при одном обращении одновременно от 1 до /т ячеек по последовательным адресам, начиная от адреса, указанного в команде.Отличие предлагаемого устройства состоит в том, что в нем на выходе старшей части адресного регистра установлен преобразова. тель кода адреса, между выходом старшей части адресного регистра и адресными входами каждого из блоков ОП установлены управляемые сборки адресов, имеющие по два информационных входа, один из которых соединен с выходом старшей части адресного регистра, а другой - с выходом преобразователя кода адреса, на выходе младшей части адресного регистра установлен дешифратор сигналов управления сборками адресов, выходы которого соединены с управляющими входами в сборках адресов, между общими информационными входами записываемой в ОП информации и входами записи блоков ОП, а также между выходами чтения блоков ОП и общими информационными выходами прочитанной из ОП информации установлены два кольцевых сдвигателя, управляющие входы которых соединены с выходом младшей части адресного регистра, а в дешпфраторе60 65 сигналов разрешения обращения имеются дополнительные входы для информации о формате очередного обращения.Это позволяет принимать в устройство управления ОП от других частей устройствауправления машины при выполнении каждого обращения к ОП наряду с адресом такжекомандную информацию о формате очередного обращения (целое число, показывающее,сколько ячеек ОП должно быть выбрано одновременно) и в соответствии с этой информацией выбирать из ОП одновременно, в течение одного обращения, от 1 до и последовательных ячеек, начиная от ячейки с заданным адресом.Это может быть использовано для повышения производительности машины.Блок-схема предлагаемого устройства показана на чертеже.Устройство содержит адресный регистр 1,разделенный на две части - старшую 2 имладшую 3; преобразователь 4 кода адресадля увеличения на единицу содержимого старшей части адресного регистра; и управляемыхсборок 5 адресов для передачи на адресныевходы и блоков ОП либо содержимого старшей части адресного регистра 2, либо выходного кода преобразователя 4 кода адреса; дешифратор б сигналов управления сборкамиадресов; дешифратор 7 сигналов разрешенияобращения для выработки управляющих сигналов для блоков ОП; входной сдвигатель 8для кольцевого сдвига информации, записываемой в ОП; выходной сдвигатель 9 длякольцевого сдвига информации, прочитаннойиз ОП.Входы адресного регистра 1 присоединенык выходам тех цепей 10 устройства управления машины, в которых формируется адресочередного обращения к ОП.Сборки адресов, имеющие информационные входы 11 и 12, включены между выходом старшей части 2 адресного регистра, ккоторому присоединены информационныевходы 11, и адресными входами блоковОП 13.Вход преобразователя 4 кода присоединенк выходу старшей части 2 адресного регистра, его выход соединен с информационнымивходами 12 сборок 5 адресов,Вход дешифратора б присоединен к выходумладшей части 3 адресного региста, а выходы дешифратора б соединены со входамиуправления в сборках 5 адресов.Вход 14 дешифратора 7 сигналов разрешения обращения соединен с выходом младшейчасти 3 адресного регистра, а вход 15 - с выходом тех узлов 1 б устройства управлениямашины, которые формируют информациюо формате обращения к ОП, Выходы дешифратора 7 сигналов разрешения обращениясоединены со входами управления блоковОП 3.Сдвигатель 8 установлен между общимиинформационными входами 17 записываемой 5 10 15 20 25 30 35 40 45 50 55 в ОП информации ц входами записи блоков ОП 13, а управляющий вход сдвигателя соединен с выходом младшей части 3 адресного регистра.Сдвигатель 9 установлен между выходамп чтения блоков ОП 13 и общими информационными выходами 18 прочитанной из ОП информации, а его управляющий вход также соединен с выходом младшей части 3 адресного регистра.На чертеже в изображении информационных входов и выходов сдвигателей 8 и 9 каждая линия соответствует группе из проводов, где т - количество разрядов в слове (ячейке) .Преобразователь 4 кода адреса может быть выполнен по любой схеме параллельного комбинационного сумматора, на один из входов которого постоянно закоммутированы сигналы, соответствующие числу +1, или в виде цепочки полусумматоров.Сборки 5 адресов, дешифраторы б и 7, сдвигатели 8 и 9 могут быть выполнены в виде комбинационных схем из логических элементов.Сборки 5 адресов построены так, что на выход сборки проходит либо код адреса с вьхода старшей части 2 адресного регистра 1, либо код адреса с выхода преобразователя 4 кода адреса - в зависимости от сигнала, подавас. мого на управляющий вход сборки от дешифратора б сигналов управления сборками адресов.Дешифратор б сигналов управления сборками адресов построен так, что для всех сборок адресов, соответствующих тем блокам ОП, номера которых меньше, чем код, содержащийся в младшей части 3 адресного регистра 1, формируется управляющий сигнал для передачи адреса, поступающего с выхода преобразователя 4 кода адреса, а для остальных сборок адресов - управляющий сигнал для передачи кода адреса, поступающего из старшей части 2 адресного регистра 1.Дешифратор 7 сигналов разрешения обращения построен так, что для р блоков ОП, с последовательными номерами, начиная с номера, который соответствует коду, содержащемуся в младшей части 3 адресного регистра 1, формируются сигналы разрешения обра. щения, а для остальных блоков ОП разрешения обращения не выдается (р - информация о формате обращения, поступающая на вход 15 дешифратора, т. е. количество ячеек, кото. рое должно быть выбрано при данном обращении). Кольцевой сдвигатель 8 построентак, что он производит сдвиг поступающей информации вправо по кольцу на целое число слов, равное коду, содержащемуся в младшей части 3 адресного регистра 1.Кольцевой сдвигатель 9 построен так, что он производит сдвиг выдаваемой информации влево по кольцу на целое число слов, равное5 10 15 20 25 30 35 40 45 50 55 60 65 коду, содержащемуся в младшей части 3 адресного регистра 1.Устройство работает следующим образом.В начале обращения к ОП адресный регистр 1 принимает от других цепей 10 устройства управления машины (от устройства расшифровки команды, от автономного устройства управления обменом с внешними каналами и т, д.) адрес очередного обращения, который можно представить в видеАп+а,где а - содержимое младших разрядов адреса, указывающее на номер блока ОП, соответствующий данному адресу, 0(ап - 1;А - содержимое старших разрядов адреса, указывающее на номер ячейки в выбранном блоке, соответствующей данному адресу, 0( (АУ - 1. Преобразователь 4 кода адреса формирует величину А+1 (гпод Лг), причем на входы 11 сборок 5 адресов поступает величина А, а на входы 12 - величина А+1. Величина а, содержащаяся в младшей части 3 адресного регистра, расшифровывается дешифратором б таким образом, что сборки, связанные с блоками ОП, номера которых больше или равны а, получают управляющий сигнал для передачи на выход кода со входа 11 (т. е, величины А), а связанные с блоками ОП, номера которых меньше а, получают сигнал для передачи кода адреса со входа 12 (т. е. величины А+1). В результате в блоке ОП с номером а выбирается ячейка с адресом Ап+а, в блоке ОП с номером а+1 - ячейка Ап+1 , в блоке ОП с номером и - 1 - ячейка с адресом Ап+и - 1, в блоке ОП с номером 0 - ячейка Ап+и, в блоке ОП с номером а - 1 - ячейка с адресом Ап+а+и - 1; иначе говоря, одновременно выбираются п последовательных ячеек ОП, по одной в каждом блоке, начиная от ячейки с заданным адресом Ап+а и до ячейки с адресом (Агг+а)+(гг - 1) включительно.Дешифратор 7 дает сигнал разрешения обращения р блокам ОП: тому блоку, в котором находится заданный адрес Аи+а, и еще р - 1 блокам, содержащим ячейки с последующими адресами (Аи+а+1, Ап+а+2 , Аа+ + а+р - 1), где р - количество ячеек ОП, составляющее формат обращения, Величина р поступает на входы дешифратора 7 от узлов 1 б устройства управления машины в начале обращения к ОП одновременно с поступлением на входы адресного регистра 1 адреса обращения к ОП.Код величины а, содержащийся в младшей части 3 адресного регистра 1, управляет также работой сдвигателей 8 и 9. Сдвигатель 8 при этом производит кольцевой сдвиг поступающей на запись информации на а слов вправо, а сдвигатель 9 производит кольцевой сдвиг информации, получаемой с выходов чтения блоков ОП, на а слов влево,В результате сдвигатель 8 передает тот код, который содержится в первом слове входной информации, блоку ОП с номером а, то есть блоку, содержащему ячейку с заданным адресом обращения (Ап+а). Код, содержащийся в следующем по порядку слове входной информации, передается блоку ОЗУ с номером а+1 (гпод п), то есть тому блоку ОП, в котором расположена ячейка со следующим по порядку адресом Ап+а+1 и т. д. В случае, если формат данного обращения р меньше, чем количество п блоков ОП, р(и, то на последних (п - р) иг разрядах общих информационных входов 17 сдвигателя 8 могут быть произвольные сигналы, потому что блоки ОП, в которые попадает информация с этих входов (блоки, в которых находятся ячейки с адресами Агг+ +а+р, Ап+а+р+1, ., Ап+а - 1), не получают от дешифратора 7 сигналов разрешения обращения.Аналогичным образом сдвигатель 9 передает на свой выход в качестве первого слова информацию, прочитанную блоком ОП с номером а, то есть тем блоком ОП, в котором находится ячейка с заданным адресом обращения (Ап-а), в качестве второго слова - информацию, прочитанную блоком номер а+1 (гпод и), то есть из ячейки со следующим по порядку адресом (Ап+а+1) и т. д. Естественно, что когда формат обращения р меньше, на последних выходах сдвигателя 9 не получается полезной информации, потому, что соответствующие блоки ОП (содержащие ячейки с адресами Ап+а+р, Аи+а+р+1, , Ап+а+ +п - 1) не получают от дешифратора 7 сигчалов, разрешающих обращение. Предмет изобретенияУстройство для управления оперативной памятью, выполненной в виде а блоков памяти, содержащее адресный регистр, разделенный на старшую и младшую часть, и дешифратор сигналов разрешения обращения, вход которого присоединен к младшей части адресного регистра, а выходы - к входам управления соответствующих блоков оперативной памяти; отличающееся тем, что, с целью обеспечения возможности выборки одновременно от 1 до г ячеек по последовательным адресам, начиная от адреса, заданного в команде, оно содержит сборки адресов, дешифратор сигналов управления сборками адресов и преобразователь кода адреса, вход которого присоединен к выходу старшей части адресного регистра, а выход - к одним из входов сборок адресов, причем вторые входы сборок адресов соединены с выходом старшей части адресного регистра, а управляющие входы сборок адресов соединены с соответствующими выходами дешифратора сигналов управления сборками адресов, вход которого связан с выходом младшей части адресного регистра, при этом между информационными входами и входами записи блоков оперативной памяти и между выходами чтения блоков оперативной памяти и информационными выходами установлены кольцевые сдвигатели, а в дсшифраторе сигналов разрешения обращения выполнены дополнительные входы, связанные с узлом управления.297070 Составитель В. М, Щегловактор Ю. Д. Полякова Техред Е. Борисова Корректор Т, А. Абрамов нпография, пр. Сапунова,Заказ 115/1 О Изд.443 Тираж ЦНИИПИ Комитета по делам изобретений и открытий иМосква, Ж 35, Ргушская наб., д. 73 Подп испо Совете Министров ССС 5