Буферное запоминающее устройство

.112. СТРОИСТся к вычи т быть иси запоминаю изобретеФункциональтва за счет к вычислибыть испол) содержит блокблок памяти 2,инхронизации 4,адресные входывход 7, ин 8, шины 9,ество ячеек пашины 10ения коммутатое шины 11 Изобрльной ение отно нике и мож зовано и устройстЦелью ЭВМ. изобретенияАункциональнь ляется расвозможност печения пр ение а за счет обе о порядка счи устроиств извольног формации.На фиг1 пред ная схема буферн устройства; на ф вания,12 иадресов (Фиг,3) 13 сравне ых содержитр 15, регистр 1 сортировк Узлы 13,1 аждый из котоИ 14, тригг ная схема блока функциональная с ровки. адресов; н нальная схема ко содерж ния, к элемен ОСУДАРСТВЕКНЫЙ КОМИТЕТО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМРИ ГКНТ СССР ОПИСАНИЕ ИЗО АВТОРСКОМУ СВИДЕТЕЛЬСТВУ(54) БУФЕРНОЕ ЗАПОМИНАЮЩЕ ВО(57) Изобретение относи лительной технике и мож пользовано при построен ющих устройств ЭВМ. Цел ния является расширение ных возможностей устрой строении запоминающи тавлена структурго запоминающего г,2 - функциональамяти; на Фиг.3 ема блока сортиФиг.4 - Функциоммутатора. обеспечения произвольного порядкасчитывания информации. Устройствосодержит блок памяти, состоящий изи ячеек, блок сортировки адресов икоммутатор. Блок сортировки адресовсодержит и узлов сравнения, каждыйиз которых включает регистр, элементсравнения, коммутатор, триггер,элемент И и элемент ИЛИ. Цель изобретения достигается тем, что запоминающее устройство организуется в видемногоразрядного сдвигового регистра, причем позиция очередного слова,записываемого в регистр, определяется сопровождающим его кодом адреса. В результате расположение информации в регистре автоматическиупорядочивается по кодам адресов,от меньшего к большему, 2 з.п. Ф-лы,4 ил. Устройство (Фиг.11 сортировки адресовкоммутатор 3, вход суправляющий вход 5,Ь, информационныйФормационный выход99 (и - количмяти) управления пам10 10 , управлром 3, информационны11ф 11 ьи 121216, элемент сравнения 17, элементИЛИ 18, коммутатор 19.Коммутатор 3 (фиг,4) содержитэлементы коммутации 3, 33 пЗапоминающее устройство работаетследующим образом.Будем считать, что в блоке памяти 2 уже находится ранее записанный массив из и чисел, размещенныхв ячейках памяти в соответствии свеличинами поступивших с ними адресов. Вместе с поступлением повходу 7 первого числа нового массива по входу 6 поступает адрес,указывающий, каким по порядку в данном массиве это число должно бытьсчитано, а по входу 5 поступаетсигнал, равный единице, которыйустанавливает все триггеры 15.в единицу, обеспечивая сдвиг ранеезаписанного массива вниз. По .первому тактовому импульсу, поступившему по входу 4, выполняются следующие операции:сдвиг в памяти ранее записанногомассива из п чисел на одну ячейкувниз и считывание первого числа этого массива на выход 8;запись в триггер 15 узла 131сравнения единицы которая сопровождает первый элемент нового массивачисел, постугающей по входу 5;запись адреса первого числа нового массива в регистр 16 узла 13сравнения, причем сигнал разрешениязаписи в регистр 16 поступает наэлемент И 14 от элемента ИЛИ 18,через который проходит единица свхода 5;запись первого числа нового массива в ячейку 2, блока памяти 2 сигналом с выхода элемента И 14,После этого по входу 7 поступаетвторое число нового массива, повходу 6 - его адрес, а по входу 5 -ноль. На элементе 17 сравнения узла13 адрес второго числа сравнивается с адресом первого числа из регистра 16, Элемент 17 сравнения вырабатывает сигнал, который, проходя через элемент ИЛИ 18, управляетэлементом И 14, коммутатором 19 иэлементом коммутации 3, коммутатора3. Если адрес второго числа большеадреса первого числа, схема сравнениявырабатывает сигнал, равный единице, который разрешает прохождениетактовых импульсов через элемент 5 10 15 20 25 30 35 40 45 50 55 И 14, пропускает через коммутатор19 число из регистра 16, а через элемент коммутации 3, - число с выходаячейки , блока памяти 2. Если адресвторого числа меньше адреса первогочисла, элемент сравнения 17 вырабатывает сигнал, равный нулю, который закрывает элемент И 14, пропускает через коммутатор 19 число свхода 6, а через элемент коммутации3 - число с входа 8.По второму тактовому импульсувыполняются следующие операции;сдвиг в памяти ранее записанного массива из ичисла на однуячейку вниз и считывание второгочисла этого массива;запись единицы, которая сопровождает первый элемент нового массивачисел, из триггера 15 узла 13, втриггер 15 узла 13, запись нуля свхода 5 в триггер, 15 узла 13, сравнения;запись адреса второго числа нового массива в регистр 16 узла 13сравнения и самого второго числа вячейку 2 памяти сигналом с выходаэлемента И 14 узла 13, если адресвторого числа меньше адреса первогочисла, или запись адресов первогои второго чисел в регистры 16 соответственно узлов 13 и 13, и записьпервого и второго чисел соответственно в ячейки 2 и 2 памяти, еслиадрес второго числа больше адресапервого числа.После прихода (и)-го импульсапо входу 7 поступает и-е число нового массива, по входу 6 - его адрес, а по входу 5 - ноль. На элементах 17 сравнения узлов 13 д ( = 1,2,и) адрес и-го числа сравнивается с адресами 1-го, 2-го(и)-го чисел, хранящимися в регистрах 16 узлов 13, Элементы 17сравнения узлов 13 вырабатываютсигналы О или 1 в зависимости оттого, меньше или больше адрес и-гочисла, чем адрес, который хранитсяв регистре 16 узла 13.,По и-му тактовому импульсу выполняются следующие операции:считывание последнего числа ранее записанного массива;запись единицы из триггера 15узла 13 , в триггер 15 узла 13 п,запись нуля из входа 5 в триггер 15узла 131 сравнения;79954 3. Устройство по п.1, о т л и -45ч а ю щ е е с я тем, что коммутаторсодержит (и) элементов коммутации,инАормационные входы первой группыкоторых соединены с инАормационнымивходами первой группы коммутатора,инАормационные входы второй группыэлементов коммутации подключены кинформационным входам с второй пои-ю групп коммутатора, управляющиевходы и выходы элементов коммутациисоединены с соответствующими одноименными входами и выходами коммутатора,5 14запись адреса п-го числа нового массива и запись п-го числа нового массива соответственно в регистр 16 узла 133 и ячейку 21 памяти, причем значение 1 равно адресу и-го числа нового массива, и сдвиг адресов и чисел с 1-го до (и)-го вниз на одну ячейку.Таким образом, после прихода и-го импульса в запоминающем устройстве будет запомнен массив из и чисел, которые размещены в ячейках памяти в соответствии с величинами их адресов. В следующем тактовом импульсе можно начинать считывание этого массива чисел и запись нового массива. Формула изобретения 1. Буферное запоминающее устройство, содержащее блок памяти из иячеек, причем информационный входпервой ячейки и выход и-й ячейки являются соответственно входом и выходом устройства, о т л и ч а ю щ е -е ся тем, что, с целью расширенияАункциональных воэможностей за счетобеспечения произвольного порядкасчитывания информации, в устройство введены блок сортировки адресови коммутатор, причем адресные входы,управляющий вход и вход синхронизации блока сортировки адресов явля,ются одноименными входами устрой,.ства, управляющие выходы первой груп;пы с первого по и-й блока сортировки адресов соединены с входами записи соответствующих ячеек блока памяти, выходы ячеек блока памяти спервого по (п)-й подключены со,ответственно к информационным входамс второй по п-ю групп коммутатора,выходы которого с первого по (и)-йсоединены с инАормационными входамиячеек блока памяти с второй по и-юсоответственно, информационные входы первой группы коммутатора подключены к информационному входуустройства, а управляющие входы коммутатора с первого по (и)-й соединены с соответствующими управляющими выходами второй группы блока сортировки адресов,2, Устройство по п,1, о т л и -ч а ю щ е е с я тем, что блок сортировки адресов содержит и узлов 10 15 20 25 30 35 40 сравнения, причем каждый из них включает регистр, выходы которого соединены с инАормационными входами второй группы коммутатора и с входами второй группы элемента сравнения, выход которого подключен к.второму входу элемента ИЛИ, первый вход которого соединен с инАормационным входом триггера, а выход подключен к управляющему входу коммутатора и к второму входу элемента И, выход которого соединен с синхровходом регистра, инАормационные входы регистра, входы первой группы элемента .сравнения и инАормационные входы первой группь 1 коммутатора каждого узла сравнения подключены к адресным входам блока сортировки адресов, первый вход элемента И и синхровход триггера каждого узла сравнения соединены с входом синхронизации блока сортировки адресов, установочные входы триггеров всех узлов сравненияЪи информационный вход триггера первого узла сравнения подключены к управляющему входу блока сортировки адресов, выход триггера и выходы коммутатора каждого предыдущего узла сравнения с первого по (и)-й соединены соответственно с информационным входом триггера и с информационными входами регистра каждого последующего узла сравнения а второго по п-й, выходы элементов И узлов сравнения с первого по и-й подключены к соответствующим управляющим выходам первой группы блока сортировки адресов, а выходы элементов ИЛИ узлов сравнения с первого по (и)-й соединены с соответствующими управляющими выходами второй группы блока сортировки адресов.1479954 Составитель О.Исаевкина Техред А,Кравчук Корректор М.Самборска М едак и ГКНТ водственно в издательск комбинат "Патент", гУжгород, ул. Гагарина, 101 П Заказ 2544/47 Тираж 559ВНИИПИ Государственного комитета по и113035, Москва, Ж,Подписноебретениям и открытия аушская наб., д. 4/5