Устройство для сопряжения процессора с многоблочной памятью

(71) Омский политехнический институт(56) Авторское свидетельство СССРВ 643878, кл. С 06 Г 13/06, 978.Авторское свидетельство СССРВ 951315, кл. С 06 Р 13/06, 1981,(54) УСТРОЙСТВО ДЛЯ СОПРЯЖЕНИЯ ПРОЦЕССОРА С М 1 ОГОБЛОЧНОЙ ПАМЯТЬЮ(57) Изобретение относится к вычислительной технике и может быть использовано для увеличения объема оперативной памяти при построении вычисли"тельных систем на базе мини- и микроЭВМ. Целью изобретения является расширение области применения устройстваза счет обеспечения работы процессорас памятью, адресное пространство которой существенно превышает возможности, предоставляемые форматом адресного слова процессора. Устройствосодержит дешифратор сегмента, дешифратор адреса, регистр номера массива,узлы канальных передатчиков и приемников, коммутатор шин данных и млад-ших разрядов шины адреса. 2 ил,36493 55 1 12Изобретение относится к вычислительной технике и может бьггь использовано для увеличения объема оперативной памяти при построении вычислительных систем на базе мини- и микро. ЭВИ,Целью изобретения является расширение области применения устройстваза счет обеспечения работы процессорас памятью, адресное пространство которой существенно превышает возможности, предоставляемые форматом адресного слова процессора, а также повышеНие живучести системы, включающейпредлагаемое устройство и многоблочную память.На фиг. 1 представлена блок-схемаустройства, на фиг. 2 - пример структуры системы, включающей устройствои многоблочную память,Устройство 1 (фиг. 1) содержитдешифратор 2 сегмента, дешифратор 3адреса, регистр 4 номера массива,узел 5 канальных передатчиков, узлы би 7 канальных приемников, коммутатор 8 шин данных и младших разрядовшины адреса, шины 9 и 1 О выхода младших и старших разрядов адреса памятиустройства, шины 11 и 12 второго ипервого информационных входов-выходовустройства, линии 13-15 группы выхо дов сигналов обращения к памяти устройства, шины 16 младаих разрядов адреса, группа управляющих входов 17устройства, шины 18 старших разрядовадреса, выход 19 дешифратора 2, второй выход 20 коммутатора 8, выходы 21и 22 дешифратора 3, линия 23 сигнала "Запись" (ЗП), линия 24 сигнала"Синхронизация адреса" (СИА) группыуправляющих входов 17, канал 26 процессора и блок 27 памяти,Устройство предназначено для организации многоблочной памяти (фиг.2)и содержит устройство 1 сопряжения,блоки 27 памяти, банки 28 памятипричем все входы-выходы 29 устройства сопряжения эапараллелены и соединены с каналом 26 процессора, а входы-выходы 30 устройства 1 соединеныс входами-выходами блоков 27 памяти. Устройство работает следующимобразом,Вся область памяти, доступнаяпроцессору, разбивается на сегменты,каждому сегменту ставится в соответствии блок 27 памяти необходимого 5 10 15 20 25 30 35 40 45 объема, В каждом конкретном случае сегменты имеют переменный размерБлок 27 памяти в свою очередь состоит иэ стандартных модулей памяти, входы- выходы которых запараллелены и соединены с входами-выходами 30 устройства 1, Объем каждого блока 27 разбит на равные части - банки 28 памяти, причем объем банка 28 памяти равен объему сегмента памяти. Сегмент памяти, таким образом, является пространством через которое процессор имеет доступ к любому банку 28 блока 27. Процессор соединен с блоками 27 памяти через устройства 1 сопряжения, функцией которых является коммутация канала 26 процессора с блоками 27 в момент обращения процессора к памяти и преобразование адреса, поступающего из процессора.Таким образом, устройство 1 заменяет старшие разряды адреса памяти, выдаваемого процессором, на содержимое своего, регистра 4 номера массива, значение которого устанавливается процессором программно, За счет введения сопряжения между процессором и памятью устройства 1 происходит развязка между адресом, поступающим из процессора, и адресом, поступающим в блок 27. В результате этого появляется воэможность увеличить количество адресных разрядов, а следовательно, и объем блоков памяти. В определенных моментах времени содержимое регистров 4 в каждом устройстве 1 может быть различным, и процессор получает доступ к определенному набору банков 28 памяти, причем по одному банку 28 из каждого блока 27 памяти. В момент включения устройства 1 регистр 4 номера массива устанавливается в нулевое состояние и процессор имеет доступ к нулевым банкам 28 каждого блока 27 памяти. Кроме многоблочной памяти процессор может иметь память с обычной органиэацией, но в таком случае дешифратор 2 сегмента должен настраиваться на адреса, незадействованные обычной памятью. Перед началом обмена процессора с многоблочной памятью процессору необходимо во всех устройствах 1 установить на регистрах 4 номера массива номера требуемых банков 28. Для этого процессор выставляет адрес регистра 4 на шину адреса, Старшие раз 1236493ряды адреса поступают по шинам 18на дешифратор 3 адреса, Мпадшие разрядь 1 адреса поступают по шинам 16на дешифратор 3. После этого процессор выдает сигнал СИА на линию 25,па которому дешифратор 3 дешифрируетадрес, установленный на шинах 16 и 18и после приема управляющих сигналовЗП или ЧТ соответственно с линий 23и 24 выдает единичный сигнал на один 1 Оиз выходов 21 или 22; Если на дешифратор 3 поступил сигнал ЧТ, то с выхода 21 единичный сигнал поступаетна разрешающий вход узла 5, разрешаяпрохождение информации, записанной 5на регистре 4, на шину 12 (данныхпроцессора) . Если на дешифратор 3поступил от процессора сигнал ЗП, тодешифратор 3 выдает с выхода 22 единичный сигнал на разрешающий вход 20узла 6. После этого процессор устанавливает необходимый номер банкапамяти на шину 12 и эта информациязаписывается на регистр 4. После установки номеров банков памяти на регистрах 4 всех устройств 1 процессорможет обратиться к любой ячейке установленных банков памяти. При этомпроцессор не ощущает разницы междуработой с многоблочной памятью и иа- ЗОмятью с обычной организацией, так какзадержка на устройстве 1 определяется задержкой на дешифраторе 2, коммутаторе 8 и на узле 7, которая является незначительной и не нарушает канального цикла обращения процессорак памяти,Обращение процессора к ячейке блока 27 памяти происходит следующимобразом. Процессор подает на шины 16и 18 адреса адрес необходимой ячейкипамяти и сигнал СИА, Старшие разрядыадреса поступают на информационныевходы дешифраторов 2 всех устройств 1.Сигнал СИА с линии 25 поступает на 45управляющий вход дешифратора 2 всехустройств 1С приходом сигнала СИАдешифраторы 2 дешифрируют старшие разряды адреса, Дешифратор 2, которомусоответствует установленный на шинах 18 адрес, выдает управляющий сигнал на разрешающий вход коммутатора 8,коммутируя тем самым шины 12 и 16 навыбранный блок 27 памяти. После срабатывания коммутатора 8 сигнал с вы- ухода 20 поступает на разрешающийвход узла 7, разрешая прохождение управляющих сигналов ЗП, ЧТ, СИА соответственно слиний 23, 24 и 25 на одноименные линии 13, 14 и 15 и далее на управляющие входы блока 27. В остальных устройствах 1 прохождени управляющих сигналов на соответствующие блоки 27 памяти и коммутация шин 12 (данных) и шин 16 младших разрядов адреса процессора и блоков 27 памяти запрещены. После этого процес" сор устанавливает необходимую информацию на шину 12 (данных) и подает сигнал ЗП на линию 23. При этом информация, установленная на шине 12 (данных) и шине 16 младших разрядов адреса, поступает на шины 11 и 9. Сигнал ЗП поступает через узел 7 на линию 23 ЗП и далее на входы управления блока 27 памяти. По сигналу -ЗП информация, установленная на шине 11 (данных), записывается в ячейку блока 27 памяти, адрес которой установлен на шинах 9 и 10.Таким образом, информация, записанная на регистре 4, указывает на номер банка 28 памяти в блоке 27 памяти, а адрес, поступающий из процессора на младшие разряды шины адреса, указывает на адрес ячейки памяти внутри банка 28 памяти, Аналогично происходит чтение процессором информации из блока 27 памяти, но при этом процессор выдает сигнал ЧТ на линию 24 и через узел 7 на линию 24 ЧТ и вход управления блока 27 памяти. После этого блок 27 памяти устанавливает на шину 11 информацию, которую процессор считывает со своей шины 12 (данных).Таким образом, устройство обеспечивает расширение области применения за счет существенного увеличения адресного пространства вычислительной системы.Формула изобретенияУстройство для сопряжения процессора с многоблочной памятью, содержащее регистр номера массива, выход и вход которого соединены соответСтвенно с информационным входом узла канальных передатчиков и выходом первого узла канальных приемников, разрешающие входы которых подключены со". ответственно к первому и второму выходам дешифратора адреса, первая группа входов которого соединена с группой управляющих выходов процессора, 1236493и дешиФратор сегмента, о т л и ч аю щ е е с я тем, что, с целью расширения области применения устройства,в него введены второй узел канальныхприемников и коммутатор шин данныхи младших разрядов шины адреса, причем информационный вход дешифраторасегмента и вторая группа входов дешифратора адреса соединены со старшими разрядами шины адреса процессора,третья группа входов дешифратора адреса соединена с младшими разрядамишины адреса процессора и первым информационным входом коммутатора шин 15данных и младших разрядов шины адреса, первый выход которого соединенс входом младших разрядов адреса памяти, второй информационный входи вход разрешения коммутатора шин 20данных и младших разрядов шины адреса соединены с выходом дешифраторасегмента, а второй выход - с входомразрешения второго узла канальныхприемников, группа входов которогосоединена с группой управляющих выходов процессора и стробирующим входом дешифратора сегмента, а группавыходов соединена с группой входовобращения памяти, выход регистра номера массива соединен с входом старших разрядов адреса памяти, информа"ционный вход первого узла канальныхприемников и выход узла канальныхпередатчиков соединены с двунаправленной шиной данных процессора и первым информационным входом-выходомкоммутатора шин данных и младших раз"рядов шины адреса, второй информационный вход-выход которого соединенс двунаправленной шиной данных памяти.1236493Состав ель В.ВертлМ.Ходанич Корректор М.Демчи Те дактор Р,Ци Подписноетета СССР аказ 3092/5 Тираж 671 И Государственного ко о делам изобретений и 5, Москва, Ж, Рауш ткрьггииая наб, д. 4/5 оизводственно-полиграфическое предприятие, г.ужгород, ул.Проектная