Накопитель для оперативного запоминающего устройства

%1 г е ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИИ( 54 ) НАКОПИТЕЛЬ ДЛЯ ОПЕРАТИВНОГОЗАПОМИНАЮЩЕГО УСТРОЙСТВА(57) Изобретение относится к вычислительной технике и может быть использовано в запоминающих устройствах статического типа на МДП-транзиторах. Целью изобретения являетсяснижение потребляемой накопителеммощности. Накопитель содержит матриячеекпамяти, каждая из которых выполнена из переключающих транзистор2 и 3, резисторов 4 и 5, транзистор1376118 7 и 8 выборки по строкам матрицы,транзисторов 9 и 10 выборки по столбцам матрицы. Накопитель содержит также разрядные шины 1,-11(где К -число столбцов матрицы), ключевыеэлементы на транзисторах 12-12 ,прямой 13, и инверсный 13 входы-выходы записи чтения, адресные входы14,-14столбцов матрицы, адресныевходы 15,-15строк матрицы (где рчисло строк матрицы), элементы подзаряда на транзисторах 16-ба шину 6 питания и шину 17 нулевого потенциала. Надежность накопителя повышается за счет подключения ячеек1 памяти соседних столбцов к общейразрядной шине и, таким образом, исключения паразитных связей. Потребляемая накопителем мощность в активных режимах записи и чтения сниженавследствие подключения к шинам 11только одной выбранной ячейки 1 памяти и одного транзистора 16. 1 з,п.ф-лы, 3 ил.Изобретение относится к вычислительной технике и может быть использовано в запоминающих устройствах статического типа на МДП-транзисторах. 5Цель изобретения, - уменьшение потребляемой накопителем мощности и повышение надежности накопителя.На фиг. 1 приведены структурная схема накопителя и принципиальная схема каждой ячейки памяти накопителя; на фиг. 2 и 3 - временные диаграммы, поясняющие работу накопителя.Предлагаемый накопитель содержит (фиг. 1) матрицу ячеек 1 памяти, каждая из которых выполнена иэ первого 2 и второго 3 переключающих транзисторов, первого 4 и второго 5 резисторов, подключенных к шине 6 пи тания накопителя, первого 7 и второго 8 транзисторов выборки по сторонам матрицы, первого 9 и второго 1 О транзисторов выборки по столбцам матрицы. Накопитель содержит также разрядные шины 11-11 . (где К - число столбцов матрицы), ключевые элементы на транзисторах 12 -12 , прямой 13, и инверсный 13 входы - выходы записи"чтения, адресные входы 14 -1430 столбцов матрицы, адресные входы 15,-15 р строк матрицы (где р - число строк матрицы), элементы подзаряда на транзисторах 16,-16и шину 17 нулевого потенциала. На фиг. 2 и 3 35 обозначены напряжение 18 на выбранном входе 15, напряжение 19 на выбранном входе 14, напряжения 20 и 21 соответственно на входах 13, и 13, напряжения 22 и 23 соответственно на прямой, например 11, и инверсной, например, 11 г шинах матрицы, напряжения 24 и 25, соответственно, на стоках транзисторов 2 и 3. На фиг, 2 показаны временные диаграммы напряжений для случая записи в ячейку 1 памяти противоположной хранимой информации, например логического нуля, на фиг, 3 - для случая считывания логической единицы.Накопитель работает следующим образом,В статическом режиме (режим хра - нения) на всех входах 14 и 15 поддерживается напряжение логического нуля ("Лог,О"). При этом транзисторы 7-10 всех ячеек 1 и транзисторы 12 закрыты и напряжение на всех шинах 11 с помощью транзисторов 16 оказывается равным величине (Б-Б )/ /(1 +), где Б - напряжение питания;и- пороговое напряжение и коэффициент влияния подложки транзисторов соответственно. В запоминающих устройствах сопротивление резисторов 4 и 5 ячеек 1 составляет десятки и сотни ГОм, что намного порядков превышает значение сопротивления открытого транзистора 2 или 3 и обеспечивает малое потребление мощности в режиме хранения (например, в запоминающем устройстве информационной емкостью 256 кбит в режиме хранения накопитель потребляет мощность менее 1 мВт).В режиме считывания на один иэ входов 15 и один из входов 4 подается адрес, т,е. напряжение "Лог.1" Будем считать, что выбрана строка или столбец, если на соответствующие входы, например, 14, или 15, подано напряжение "Лог.1". В результате оказывается выбранной ячейка 1, памяти, стоящая на пересечении выбранных строки и столбца матрицы, т.е. оказываются открытыми по затвору транзисторы 7-10 этой ячейки. При этом начинается разряд емкости, например шины 11, подключенной через открытые транзисторы 8 и 10 с тем плечом выбранной ячейки 1 в котором поддерживается напряжение "Лог.О", например, через транзистор 3 шины 11 соединенной с другим плечом выбранной ячейки 120 в котором поддерживается напряжение "Лог. 1", например, через транзистор 2. Изменение напряжения на шине 11 через открытые транзисторы 12, и 12 выбранного столбца передается на выходы 13, и 13В режиме записи на входы 13, и 13подается напряжение, соответствующее записываемой информации. Затем на соответствующие входы, например, 15, и 14, подается напряжение "Лог,1" 30 При этом выбирается соответствующая ячейка, например, 1, и открываются транзисторы 12, и 12 выбранного столбца матрицы, через которые напряжение с входов 13 и 13 передается 35 на шины 11, и 11 выбранного столбца, что приводит благодаря открытым транзисторам 7-10,выбранной ячейки к записи информации в эту ячейку.Особенностью режима записи, например, в ячейку 1, противоположной информации (фиг. 2), например для случая записи "0", когда на прямые входы 13, и шину 11, подаются нули, является то что уровень напряжения 45о13 на нине 11 должен быть достаточнано низким (не более порогового напряжения транзисторов), а второе изменение напряжения на входе 13, и шине 11 в момент С должно проис ходить не ранее второго изменения на входах 15, и 14 в момент С восстановление напряжений после записи происходит в интервале времени отдо С55Особенностью режима считывания информации (фиг. 3) иэ ячейки 1, для случая считывания "1", когда напряжения 20 и 22 на прямых входе 13, и ш ине 11, остаются равным логическойединице, является то, что уровеньоэкологического нуля в ячейке 1,(фиг. 3, напряжение 25) в процессесчитывания должен быть достаточномалым (меньше порогового напряжениятранзистора) для обеспечения неразрушающего. считывания информации. Величина напряжения 11,(фиг, 3, напряжения 21 и 23) определяется соотношением между размерами транзисторов16, 2, 3, 7 и 8. Дифференциальныйвыходной сигнал, считываемый с выходом 3, и 13 определяется величиной У -11, где 11 - уровень логичессчкой единицы; величина 11 -У, реально составляет 0,5-1,5 В, что достаточно для срабатывания внешних усилителей считывания (не показаны). Считывание происходит в интервале времени от С, до С восстановление напряжения - в интервале времени отдо СБлагодаря подключению ячеек смежных столбцов матрицы к общей шине 11устраняется параэнтная связь междуразрядными шинами 11, за счет чегоповышается надежность накопителя, аложная запись в смежные ячейкипамяти записи информации исключаетсяблагодаря тому, что к шинам 11 подключается лишь одна ячейка 1 памяти.В предлагаемом накопителе мощность, потребляемая в активных режимах записи и считывания, определяется током, протекающим только через,одну выбранную ячейку 1 памяти нодин транзистор 16,Формула и э о б р е т е н и я 1. Накопитель для оперативного запоминающего устройства, содержащий матрицу ячеек памяти, ключевые элементы на транзисторах и элементы подзаряда на транзисторах, стоки и затворы которых подключены к шине питания накопителя, причем исток транзистора первого элемента подзаряда соединен с первыми входами-выходами записи-чтения ячеек памяти первого столбца матрицы и стоком транзистора первого ключевого элемента, исток транзистора последнего элемента подзаряда подключен к вторым входам-выходам записи-.чтения ячеек памяти последнего столбца матрицы и стоку транзистора последнего ключевого элемента,.нервые и вторые адресные входы ячеек памяти каждой строки мат 136118рицы объединены и являются адресным входом строки матрицы накопителя, истоки транзисторов нечетных ключевых .элементов объединены и являются прямым входом-выходом записи-чтения на 5 конителя, истоки транзисторов четных ключевых элементов объединены и являются инверсным входом-выходом записи-чтения накопителя, затворы транзисторов каждых двух смежных нечетного и четного ключевых элементов соединены с третьими адресными входами ячеек памяти соответствующего столбца матрицы и является адресным15 входом столбца матрицы накопителя, о т л и ч а ю щ и й с я тем, что, с целью уменьшения потребляемой накопителем мощности и повышения надежности накопителя, в нем исток транзистора20 каждого иэ элементов подзаряда, кроме первого и последнего, подключен к первым входам-выходам записи-чтения ячеек памяти соответствующего столбца матрицы, вторым входом-выходом записи-чтения ячеек памяти предыдущего столбца матрицы и стокам транзисторов соответствующего нечетного и предыдущего четного ключевых элементов.2. Накопитель по п. 1, о т л и - ч а ю щ и й с я тем, что каждая ячейка памяти содержит первый и второйтранзисторы выборки по строке матрицы, первый и второй транзисторы выборки по столбцу матрицы, первый ивторой резисторы, первый и второйпереключающие транзисторы, затворы истоки которых соединены перекрестной связью, а истоки подключены кшине нулевого потенциала, причем первые выводы первого и второго резисторов подключены соответственно кстокам первого и второго переключающих транзисторов и истокам первогои второго транзисторов выбора строкиматрицы, стоки которых соединены соответственно с истоками первого ивторого транзисторов выборки столбцаматрицы, стоки которых являются соответственно первым и вторым входомвыходом записи-чтения ячейки памяти,затворы первого и второго транзисторов выборки являются соответственно первым и вторым адресными входами ячейки памяти, затворы первого ивторого транзисторов выборки столбцаматрицы объединены и являются третьимадресным входом ячейки памяти, вторые выводы. первого и второго резисторов соединены с шиной питания накопителя е376118 н Тираж 590 ИИПИ Государственног по делам изобретений 35, Москва, Ж, Ра Подп сноеР д. 4/5 13В ЮФю юЮюаю еское предприятие, ектная ород, у роизводственно-поли дактор Н.Т каз 790/49 Составитель Т.ЗайцеТехред М.дндык омитета открытий кая наб. орректор МИаксимиш