Запоминающее устройство с самоконтролем

Соизз СоввтскихСоциалистическихРеспублик ОП ИСАНИЕ 847377ИЗОБРЕТЕНИЯ К АВТОРСКОМУ СВИДЕТЕЛЬСТВУс -.Г.К, Алдабаев, Г.И, Белов, Л.В. Дербунович. К.И. Диденко,Г.И. Загарий, А.Н. Кокарев, А.И. Литкевич и А.А.РучьцскийСпециальное конструкторское бюр систем автоматическогоуправления и Харьковский ордена Ленина политехниче кийинститут им, В.И. Ленина(54 ) ЗАПОИИНАЮ 111 ЕЕ УСТРОЙСТВО С САМОКОНТРОЛЕМ Изобретение относится к запоминающим устройствам.Известно запоминающее устройство, в котором, каждое слово содержит три контрольных разряда, в один из которых записывается дополнение до не 5 четности кода информационных разрядов записываемого числа, а в два других - прямой и обратный код остатка от деления кода адреса ячейки на три Г 1 Ъ10Недостатком этого устройства является его низкая надежность.Наиболее близким техническим решением к предлагаемому является запо-. минающее устройство, содержащее регистр адреса, входы которого соединены с адресной шиной устройства, выходы старших разрядов - с входами дешифратора и управляющими входами первого коммутатора, а выходы младших разрядов с адресными входами накопителя, стробирующие входы которого подключены к соответствующим выходам дешифратора, а выходы - к соответствующим информационным входам пер вого коммутатора (2 1.Недостатком этого устройства является отсутствие контроля операции записи, адресации при считывании, контроля усилителей считывания и неисправностей в накопителе, что обуславливает низкую надежность запоминающего устройства.Цель изобретения - повышение надежности устройства.Поставленная цель достигается тем, что в запоминающее устройство с самоконтролем, содержащее регистр адреса, дешифратор, накопитель и первый коммутатор, причем входы регистра адреса соединены с адресными шинами уст-. ройства, одни иэ выходов - со входами дешифратора и управляющими входами первого коммутатора, а другие выходыс адресными входами накопителя, стробирующие входы которого подключены к соответствукхцим выходам дешифратора, а выходы - к информационным входам847377та РАВНОЗНАЧНОСТЬ 6, выход которогосоединен с первым входом элементаИЛИ 7. Выходы второго коммутатора 9подключены к информационным входамформирователя 1 О контрольных сигналов, адресные входы которого соединены с адресными входами накопителя3, а выход подключен к первым входам элемента И 8 и регистру инфор 10 мации 5. Второй вход регистра 5 информации подключен ко второму входувторого коммутатора 9 и информационному входу 14 устройства, а третийвход - к управляющей шине 13 устройства, третьему входу второго коммутатора 9 и входу элемента 11 задержки.Выход элемента 11 задержки соециненс управляющими входами накопителя 3,вторым входом элемента РАВНОЗНАЧНОСТЬ6 и вторым входом элемента И 8, выход которого подключен ко второмувходу элемента ИЛИ 7, выход которогоявляется контрольным выходом 16 устройства. Выход регистра 5 информациисоединен с третьим входом элементаРАВНОЗНАЧНОСТЬ 6 и информационнымивходами накопителя 3Устройство работает следующимобразом,При внешнем обращении к запоминаю 30щему устройству на адресных шинах12 устанавливается адрес выбираемойячейки, на управляющей шине 13 -код операции ( запись или считывание).на информационном входе 14 - записые- З ваемая информация, При выполненииоперации записи информация заноситсяв регистр 5 информации по второмувходу и, кроме того, через второйР вход второго коммутатора 9, стро"а бируемого кодом операции Запись",поступает на второй вход формирователя 1 О контрольных сигналов, напервый вход которого подаются одновременно младшие разряды кода адре 4 са с регистра 1 адреса,первого коммутатора, выход которого является информационным выходом устройства, введены регистр информации, формирователь контрольных сигналов, второй коммутатор, элемент РАВНОЗНАЧНОСТЬ, элемент И и элемент ИЛИ, причем первый вход второго коммутатора подключен к выходу первого коммутатора и первому входу элемента РАВНОЗНАЧНОСТЬ, выход которого соединен с первым входом элемента ИЛИ, выходы второго коммутатора подключены к информационным входам формирователя контрольных сигналов, адресные входы которого соединены с адресными входами накопителя, а выход подключен к первым входам элемента И и регистра информации, второй вход которого подключен ко второму входу второ го коммутатора и информационному входу устройства, а третий вход - к упра ляющей шине устройства, третьему входу второго коммутатора и входу элемен та задержки, выход которого соединен с управляющими входами накопителя, вторым входом элемента РАВНОЗНАЧНОСТЬ и вторым входом элемента И, выход которого подключен ко второму входу элемента ИЛИ, выход которого является контрольным выходом устройства, выход регистра информации соединен с третьим входом элемента РАВНОЗНАЧНОСТЬ и информационными входами накопителяНа чертеже изображена функциональная схема предложенного устройства.Устройство содержит регистр 1 адр са, дешифратор 2, накопитель 3, первый коммутатор 4, регистр 5 информации, элемент РАВНОЗНАЧНОСТЬ 6, элеме ИЛИ 7, элемент И 8, второй коммутато 9, формирователь 10 контрольных сиги лов, элемент 11 задержки, адресную 12 и управляющую 13 шины. Устройство имеет информационные вход 14 и выход 15 и контрольный выход 16. Входы регистра 1 адреса соединены с адресными шинами 12 устройства, одни из выходов - со входами дешифратора 2 и управляющими входами первого коммутатора 4, а другие выходы - с адресными входами накопителя 3. Стробирующие 50 входы накопителя 3 подключены к соответствующим выходам дешифратора 2, а выходы - к информационным входам первого коммутатора 4, выход которого является информационным выходом 15 ы устройства, Первый вход второго коммутатора 9 подключен к выходу первого коммутатора 4 и первому входу элеменФормирователь 10 контрольных сигналов представляет собой схему сверт. ки, например, по модулю 2, и формирует два контрольных разряда для записываемой или считываемой информации в младших разрядах кода адреса, Выбор функции (четность или не-. четность) определяется технической реализацией накопителя 3. Если не- выбранный кристалл накопителя 3 формирует на выходе первого коммутатора 4 слово с единицами во всех разрядахили слово с нулями во всех разрядах, то присутствует ошибка адресации при считывании и формирователь 10 контрольных сигналов формирует сигнал четности при четном и сигнал нечет- ности при нечетном числе информационных разрядов, поступающих в режиме считывания с выхода первого коммутатора 4 через первый вход второго коммутатора 9 на информационный вход 10 формирователя 10 контрольных сигналов. Таким образом по заданному закону формируются контрольные разряды, которые заносятся по первому входу в регистр 5 информации и проис ходит формирование информационного слова, записываемого в выбранную ячейку накопителя 3, При этом запись в накопитель 3 производится о сигналу с управляющей шины 13, постунающему чере: .элементзадержки на управляющие входы накопителя 3. Элемент 11 задержки осуществляет задержку управляющего сигнала на время формирования информационного слова ь регист ре 5 информации. При этом, при правильном функционировании устройства на выходе первого коммутатора 4 появляется одновременно информация, инверсная записываемой. Зта информация ЗО поступает на первый вход элемента РАВНОЗНАЧНОСТЬ б 1 на третий вход которого подается записываемая информация с выхода регистра 5 информации. Элемент РАВНОЗНАЧНОСТЬ б стробируется 35 по второму входу сигналом "Запись" и формирует сигнал "1" в случае совпадения сравниваемых сигналов а в слу"11 11 чае несовпадения формирует сигнал ОТаким образом , если в процессе за 40 пи си в информационном или адресном тракте есть неисправность , то она обнаруживается элементом РАВНОЗНАЧНОСТЬ б , сигнал ошибки с выхода которого поступает через элемент. ИЛИ 7 45 на контрольный выходб устройства . При записи элемент И 8 закрыт сигналом " Запись " с управляющей шины 1 3 , проходящей через элемент 1 1 задержки .При выполнении операции считывания 50 анало гично режиму записи выполняется контроль наличия неисправностей в ячейках накопителя 3 и в адресном тракте .55Правильность адресации к кристаллу накопителя 3 проверяется первым коммутатором 4. Если в режиме считывания дешифратор 2 не правильно указал адрес выбираемого кристалла накопителя 3, то на выходе первого коммутатора 4 появляется информация, при которой формирователь контрольных сигналов выдает сигнал ошибки, поступающий через элемент И 8 и элемент ИЛИ 17 на контрольный выход 1 б устройства. На втором входе элемента И 8 при этом установлен разрешающий сигнал кода операции считыванияЪТекнико-экономическое преимущество предложенного устройства заключается в его повышенной по сравнению с известным надежности, так как в нем контролируется правильность адресации и наличие неисправностей в накопителе в режимах записи и считывания,Формула изобретенияЗапоминающее устройство с самоконтролем, содержащее регистр адреса, дешифратор, накопитель и первый коммутатор, причем входы регистра адреса соединены с адресными шинами устройства, одни из выходов - со входами дешифратора и управляющими входами первого коммутатора, а другие выходы с адресными входами накопителя, .строР бирующие входы которого подключены к соответствующим выходам дешифратора, а выходы - к информационным вхо дам первого коммутатора выход которого является информационным выходом устоойства, о т л и ч а ю щ е е с я тем, что, с целью повышения надежности устройства, оно содержит регистр информации, формирователь контрольных сигналов, второй коммутатор, элемент РАВНОЗНАЧНОСТЬ, элемент И и элемент ИЛИ, причем первый вход второго коммутатора подключен к выходу первого коммутатора и первому входу элемента РАВНОЗНАЧНОСТЬ, выход которого соединен с первым входом элемента ИЛИ, выходы второго коммутатора подключены к информационным входам формирователя контрольных сигналов, адресные входы которого соединены с адресными входами накопителя, а выход подключен к первым входам элемента И и регистра информации; второй вход которого подключен ко второму входу второго коммутатора и информационному входу устройства, а третий вход - к управляющей шине устройства, третьему входу второго коммутатора и входу элемента задержки, выраж 645 ного ко тений и 5 Рауш каз 6385 Ти ВНИИПИ Государстве по делам иэобр 113035, Москва, Ж ное Подпи митета СССР открытий кая наб., д. 4/ППП Патент , г. Ужгород, ул. Проекты фнл 7 847377 ход которого соединен с управляющими входами накопителя, вторым входом элемента РАВНОЗНАЧНОСТЬ и вторым входом элемента И, выход которого подключен ко второму входу элемента ИЛИ, выход которого является контрольным выходом устройства, выход регистра информации соединен с третьим входом элемента РАВНОЗНАЧНОСТЬ 8и информационными входами накопителя. Источникиинформации,принятые во внимание при экспертизе Авторское свидетельство СССР 9 467409, кл. 6 11 С 2900, 975,.2. Авторское свидетельство СССР Р 63991, кл. 6 11 С 17(00, 1978 ( про тотип) .