Преобразователь дробных двоичныхчисел b десятичные

зователя, второй вход синхронизации преобразователя соединен с входом регистра сдвига и с управляющим входом второго оегистра, выход младшего разряда регистра сдвига соединен со вторыми входами элементов И первой группы, выход и-ого элемента И первой группы (где и -число разрядов преобразуемого кода соединен со вхо дом .(л)-ого разряда первого регистра и с первым входом младшего разряда сумматора, выход (п)-ого элемента ИЛИ группы соединен со входом (л)-ого разряда первого регистра.и с первым входом (и)-ого разряда сумматора, выход 1-ого (=1+ (п) элемента ИЛИ группы соединен с первым входом 1-ого разряда сум,матора и вторым входом (+2)-ого разряда сумматора.На чертеже приведена блок-схема предлагаемого преобразователя для случая, преобразования шестиразрядных дробных двоичных чисел в трехразрядные.десятичные.Преобразователь содержит информационный вход 1 для подачи параллельного двоичного кода дробного числа,вход 2 для подачи импульса признакакода, входы 3 и 4 синхронизации преобразователя путем подачи сдвинутыхдруг относительно друга синхроимпульсов, блок 5 управления, состоящий из регистра б сдвига и элементов И 7,8 и 9, первую группу 10 элементов И 11-16, группу 17 элементовИЛИ 18-22, сумматор 23, состоящий изполусумматоров 24-26 и сумматоров27-29, первый регистр 30, триггеров31-35, второй регистр 36, триггеров37-41 и тетрады 42-44 выходного регистра 45Элементы И 7-9 образуютвторую группу 46 элементов И.Преобразователь работает следующим образом.,Двоичный код преобразуемого дробного числа поступает с информационного входа 1 на входы группы элементов И 10, причем первый после запятой двоичный разряд поступает на вход элемента И 11. О поступлении на преобразование очередного кода свидетельствует импульсный признак кода, поступающий с входа 2 на вход первого разряда регистра сдвига б.Продвижение информации по регистру б осуществляется синхросигналами, поступающими с входа З.При поступлении очередного сийхроимпульса признак кода записывается в регистр и появляется на выходе первого разряда регистра, с выхода которого он поступает на вход элемента И 7 и управляющие входы элементов И группы 10, разрешая прохождение двоичного кода через группу элементов И 10 и ИЛИ 17 на вход сумматора 23, обеспечивающего сложение этого кода со,1111111111 60 10111011 3-й цикл + 0110,111 - третьябчастнаясумма Третий разряд 5 10 15 2025 30 35 тем же кодом, сдвинутым на два разРяда в сторону старших разрядов,.Таким образом, осуществляется умножение входного кода на число 10(1010). По окончании процесса распро.странения переносов в сумматоре, наИго выходах появляется код первойчастной суммы, четыре старших разряда которой с выходов полусумматорови сумматора 24, 25 и 27 определяюткод старшей тетрады десятичногочисла. Этот код поступает одновременно на входы всехтетрад 42-44, нозаписывается только в тетраду 42, науправляющий вход которой поступаетпри появлении на входе 4 - синхронизирующего сигнала сигнал приема первой тетрады числа, Одновременно сэтим дробная часть кода суммы с выходов полусумматора и сумматоров26, 28 и 29 ИЛИ 22 и И 16 записывается в первый регистр 30. При поступлении очередного синхроимпульса на вход 3 код дробной части суммы из первого регистра 30 переписывается во второй регистр 36, с выходов которого через группу элементов ИЛИ 17 поступает на входы двоичного сумматора 23 и умножается на число 10 (1010). Этим же синхросигналом в регистре сдвига б единица сдвигается в следующий разряд, отчего группа элементов И 10 и элемент И 7 запираются, а при поступлении очередного синхросигнала на вход 4 на выходе элемента И 8 появился сигнал приема второго числа, которое записывается в тетраду 43 выходного регистра 45. Этот процесс поочередного выделения разрядов десятичного числа продолжается до окончания преобразования. После и циклов преобразования преобразователь самоочищается. Числовой,пример преобразования шести- разрядного двоичного кода, 3 10011: 1-й цикл + ,110011 011111111 - перваячастная сумма 7 дробная часть первой частной суммы Второй разряд 100 Д,1011 - вторая9частная сум- ма,0111,1 пятая частная сумма 10 5-й цикл Пятый разряд 76-й цикл + 00,1 Шестой разряд 0101 шестая част 5 ная суммадробная частьотсутствует,т.е, преобразователь фсамоочистился. Формула изобретения Преобразователь дробных двоичных чисел в десятичные, содержащий сумматор, первый регистр, разрядные входы которого соединены с первой группой выходов сумматора, тетрады . выходного регистра, о т л и ч а юц и й с я тем, что, с целью упрощены Использование предлагаемого пре" образователя позволяет упростить известный преобразователь эа счет сокра щения разрядности регистра на четыре разряда, исключить цепи передачи кода при сдвиге на четыре разряда и упростить расширение разрядности преобразователя (не требуется Зо увеличивать число цепей сдвига), Кроме того, предлагаемый преобразователь, вотличие от известного, имеет возможность преобразования нескольких входных чисел для чего следует увеличить число выходных регистров и с соответствующими цепямикоммутации. Остальная же часть преобра;зователя остается общей. преобразователя, он соДержит группы элементов И, группу элементов ИЛИ регистр сдвига, второй регистр, информационные входы которого соединены с выходами первого регистра, а разрядные выходы второго регистра соединены с первыми входами элементов ИЛИ группы, вторые входы которых соединены с выходами элементов И первой группы, вторая группа выходов сумматора соединена с информационными входами тетрад выходного регистра, управлякцие входы тетрад которого со единены с соответствующими выходами элементов И второй группы, первые входы которых соединены с разрядными выходами регистра сдвига, вторые входы элементов И второй группы соединены с первым входом синхронизации преобразователя и с управляющим входом первого регистра, первые входы элементов И первой группы соединены с информационным входом преобразователя, второй вход синхронизации преобразователя соединен с входом регистра сдвига и с управляющим входом второго регистра, выход младшего разряда регистра сдвига соединен со вторыми входами элементов Ипервой группы, выход и-ого элемента И первой группы (где и -чис. ло разрядов преобразуемого кода) сое. динен со входом (и) -ого разряда первого регистра и с первым входом младшего разряда сумматора, выход (.и)-ого элемента ИЛИ группы соединен со входом (и) -ого разряда первого регистра и с первым входом (и)-ого разряда сумматора, выход 1 -ого (=1 +(и) ) элемента ИЛИ группы соединен с первым входом 1-ого Разряда сумматора и вторым входом (1 + 2) -ого разряда сумматора.Источники инФормации,принятые во внимание при экспертизе1. Патент ФРГ Р 1963030,кл. 42 е 3 5/02, 1973..2. Авторское свидетельство СССРФ 308426, кл, С 06 Г 5/02, 1969