Сумматор в коде “м из n

ОПИСАНИЕ иИЗОБРЕТЕНИЯ Сфвз Сфветскик Социалистических Республик(61) Дополнительное к авт. саид-ву(22) Заявлено 061179 (21)2838935/18-24 (51) М. Кл. с присоединением заявки М(23) Приоритет 6 06 Г 7/49 Государственный комитет СССР по делам изобретений и открытийОпубликовано 15.10,81 бюллетень й 9 38 Дата опубликования описания 1510.81(72) Автор изобретения В.А. ГуменюкФКиевский ордена Трудового Красного Знамени инстйтут -" - :"инженеров гражданской авиации(54) СУММАТОР В КОДЕМ иэ Бф Изобретение относится к вычислительной технике и предназначено для выполнения арифметических операцийс числами, представленными в коде М из Мф, где М - количество позиций в кодовом слове, М " количество единицф в кодовом слове.Известен двухраэрядный сумматор в коде ,2 нэ 5 содержащий схему О местного управления, преобразователи кодов операндов, матрицы элементов И, схемы коррекции, схемы переноса, шифратор младшего разряда и схемы .выдачи старшего разряда суммы.Сйгналы, соответствующие командам 15 Сложитьф или 1 Вычесть., поступают через схему местного управле" ния на управляющие входы преобразователей кодов. Преобразователи расшифровывают подаваемые на них операн ды в код 1 из 10 ф и посылают их на матрицы элементов И. Одновременно указанные преобразователи посыла-ют сообщения в схемы коррекции о четности или нечетности прошедших через них операндов. Матрицы эле ментов И выполняют суммирование или вычитание операндов. Сигналы с матриц элементов И поступают на схемы коррекции и на схемы переноса.Откор ректированный результат суммированиямладшего разряда операндов поступаетиз схемы коррекции в шифратор,с выходов которого снимается младший разряд суммы. Сигналы со схемы млад"щего разряда подаются на схемы выдачи старшего разряда суммы. Откорректированный результат суммированиястарших разрядов операндов поступает из схемы коррекции также в схемевыдачи старшего разряда сумьм. Однаиз схем зашифровывает старший разряд суммы в код 2 из 5 ф, другаяв код фф 2 из 5 с добавлением единицы 1, Сигналы иэ схемы коррекциистаршего разряда и из схемы выдачистаршего разряда суммы поступают насхему переноса старшего разряда,Выходные сигналы последней управляют преобразователями кодов 11.Недостатком этого сумматора является низкое быстродействие, вследствие преобразования кодов операндовперед подачей их на матрицы элементов И, проведения коррекции передшифровкой результатов операции, атакже низкое быстродействие самойматрицы элементов И,Наиболее близким к предлагаемомупо технической сущности являетсясумматор в кодеМ из И , младший разряд которого содержит блок выдачи результата, шифратор, матрицу элементов И, блок переноса и блок контроля, причем входы матрицы элементов И и блока контроля соединены со 5 входными шинами устройства, выходы. матрицы элементов И соединены со входами шифратора и блока переноса, выходы шифратора и блока контроля соединены со входами блока выдачи ре. 10 зультата. С выходов блока выдачи результата сигналы, как правило, поступают на регистр результата, выходы блока выдачи. результата соединены с первой группой входов регистра резуль. тата, вторая группа входов регистра результата соединена со входной шиной устройства, являющейся шиной предварительной установки в ффОф всех;триггеров регистра результата, а выходы регистра результата соеди иены с выходными шинами устройства (23.Недостатками данного устройства является сравнительно невысокое быстродействие из-за необходимости прохожде д ния сигналов, соответствующих результату выполненной операции, через блок выдачи результата и большие аппаратурные затраты на реализацию блока контроля и блока выдачи результата.Цель изобретения - повыш.ние быстродействия, а также сокращение .аппаратурных затрат на его реализацию нри предотвращении распростра.нения ошибочного результата операции с выходов регистра результата.Поставленная цель достигается тем, что в сумматоре кода"М из 0. со-. держащем регистр результата, шифратор, матрицу сложения и блок переноса, причем входы матрицы сложения 40 соединены соответственно с входными шинами первого и второго операндов сумматора, выходы матрицы сложения соединены соответственно со входами шифратора и блока переноса, 45 выходы регистра результата соединены с выходными шинами сумматора, первая группа входов регистра результата соединена со входной шинойустановки сумматора, выходы шифрато ра соединены со второй группой вхо дов регистра результата.На чертеже представлена блоксхема сумматора в коде ффИ из 0 ф,Сумматор содержит регистр 1 результата, шифратор 2, матрицу 3 сложения и блок 4 переноса, выходы регистра 1 соединены с выходными шинами 5 устройства. Первая группа входов регистра 1 соединена со входной шиной установки 6 устройства; 60 являющейся шиной предварительной установки в 11 всех триггеров регистра 1, вторая группа входов ре гистра 1 соединена с выходами шифратора 2, выходы матрицы 3 сложения соединены со входами шифратора 2и блока переноса 4, входы матрицы 3соединены со входными шинами 7 и 8устройства,Регистр 1 представляет собой группу из Ю триггеров, единичные входы которых образуют первую группу входов регистра 1, а нулевые - вторую группу входов регистра 1. фЕдиничные выходы триггеров образуют группу выходов регистра 1. Шифратор 2 это группа из Н многовходовых элементов ИЛИ, входы которых соединеныс определенными входами шифратора 2,согласно выбранному алфавиту. Результат операции шифруется в коде,противоположном (по уровням напряжений) коду фМ из 01. Количествовходов элементов ИЛИ 3 ф МР/й,где Р - основание системы счисления,Выходы элементов ИЛИ являются выходами шифратора 2. Матрица сложенияпредставляет собой матрицу многовхо"довых элементов И. Количество вхо"дов элемента И равно 2 М . Входы элементов И матрицы 3 соединены с определенными шинами 7 кодов операндов согласно выбранному алфавиту,Шины 7 кодов операндов соединены совходами матрицы 3. Шины, обаединяющие выходы элементов И, соответствующих одинаковым реэультатамфоперацнй,соединены с выходами матрицы 3. Блок4 является группой из двух элементовИЛИ. Р входов одного элемента ИЛИсоединены с 1-ми входами блока 4,0 я:.ЫР. Этот элемент ИЛИ соответствует переносу нуля. Рвходов другого элемента ИЛИ соединены с входами блока 4, где Рю 34 Р. Этот элемент ИЛИ соответствует переносу единицы. Выходы элементов ИЛИ соединеныс выходами блока 4.Сумматор работает следующим об"разом.Операнды в коде ффМ из йф поступают на входыфматрицы 3. Если поступают правильные кодовые слова операндов, срабатывает один из элементов Иматрицы 3 и с его вЫхода сигнал результата поступает на один из входовблока 4 переноса и один из входовшифратора 2. С одного из выходов блока 4 переноса сигнал, соответствующий ф 10 или фф 1 ф, поступает в выходную шину, если рассматриваемыйсумматор является частью многоразрядного устройства. С выхода шифратора2 сигналы противоположные (по уровням напряжений) результату операциив коде И из й,поступают на нуле-вые вхэды триггеров регистра 1,предварительно установленных в единичное состояние. На выходах регистра 1 результата образуется кодовое слово, соответствующее результату операции в коде фМ из Н ф.Появление ошибочных кодовых слов операндов с меньшим, чем положено,количеством единицф,приводит к отсутствию сигналов на всех выходах элементов 4 матрицы 3. Появление ошибочных кодовых слов операндов с. боль" шим, чем положено, количеством фединицф приводит к появлению на выходах элементов И матрицы 3 сразу нескольких сигналов, которые затем шифруются в коде, обратном (по уровням напряжений) коду фМ из Я, шифратором 2 как результаты нескольких правильных операций, появившихся 10 одновременно. Вследствие этого навыходах шифратора 2 появляется кодо" вое слово с большим, чем положено количеством единицф. Сигналы, соответствующие единицамф 1 этого ко дового слова поступают на нулевые входы соответствующих триггеров(предварительно установленных в единичное состояние) регистра 1. На выходах регистра 1 результата образуется кодо) вое слово с меньшим чем, положено, количеством фединкцфф. Как уже отмечалось, такое кодовое слово не южет быть дешифровано как правильное и, следовательно, ошибка не получает дальнейшего распространения.Шифратор 2 не обязательно должен шифровать значение результата в.коде, обратном коду ффМ из Яфе. Шифрация может производиться и в прямом коде, нулевые входы триггеров регистра 1 Зо должны быть в таком случае инверсными. Вместо матрицы 3 сложения можно испольэовать матрицу вычитания, ум-. ножения и т.д.Положительный эффект данного сум матора заключается в повышении.быстродействня не менее, чем на 25, так как сигналы в нем до сформирования результата операции проходят через три блошка, а в прототипе - через четыре, и в сокращении айпаратурных затрат за счет исключения блока контроля к блока выдачи результата.формула изобретенияСумматор в коде фМ нз Н 1 содержащий регистр результата, шифратор, матрицу сложения и.блок Переноса, причем входы матрицы сложения соединены соответственно с входными шинами первого и второго операндов сумматора, выходы матрицы сложения соединены соответственно со входами шифратора и блока переноса, выходы регистра результата соединены с выходными шинами сумматора, о т л нч а ю щ и й с я тем, что, с целью повышения быстродействия и сокращения аппаратурных затрат, первая группа входов регистра результата соединена со входной шиной установки сумматора, выходы шифратора соединены со второй группой входов регистра результата.Источники информации,принятые во внимание при экспертизе1. Авторское свидетельство СССРВ 259480, кл. С 06 Р 7/50, 1968.2. Авторское свидетельство СССРпо заявке Ю 2681286/18-24,кл. О 06 Р 7/50, 1978 (прототип),873238 оставитель В. Березкинехред М,Рейвес , КорректорВ; СиницкаяЪ едактор К, Волощ Заказ 9049 илиал ППП Патентф, г. Ужгород, ул. Проектная,5 Тираж 748 ВНИИПИ Государствеиног по делам изобретений 13035, Москва, Ж, РаушсПодписно комитета СССР открытий я наб., д. 4/