Двухразрядный сумматор в коде”m из

0 ПИ-С"А Н И Е ИЗОБРЕТЕНИЯ Союз Севетских Социалистических Республик(51)М. Кл.3 с присоединением заявки йо 0 06 Р 7/50 Государствеииый комитет СССР ио делам изобретеиий и открытийДата опубликования описания 230 1,81(72) Автор изобретения В.А. Гуменюк Киевский ордена Трудового Красного Знамени институт инженеров гражданской авиации(71) Заявитель 54) ДВУХРАЗРЯДНЫЙ СУММАТОР В КОДЕ фМ ИЗ ЮИзобретение относится к вычислительной технике и предназначено для сложения чисел, представленных в коде М из Мф.Известен сумматор, работающий в пятерично-двоичном коде, содержащий первую и вторую группы входов для подачи первой и второй групп параллельных сигналов, представляющих десятичные цифры, в соответствии с нор мальной числовой формой записи, Преобразующее устройство состоит из большого числа элементов И, ИЛИ и осуществляет преобразование сигналов с первой и второй групп входов иэ двоно-десятичной. системы в пятеричнооичную. Матрица сумматора, содержащая емкостные элементы для селективной связи выходов элементов И и ИЛИ, предназначена для получения сиг напов суммы 1,Недостатком данного устройства является большое количество оборудования.Наиболее близким по технической сущности к предлагаемому является десятичный двухразрядный сумматор в коде 2 из 5, содержащий блок мест ного управления, преобразователи кодов операндов младшего и старшего 30 разрядов, матрицы сложения младшегои старшего разрядов, блок коррекциимладшего и старшего разрядов, блокипереноса младшего и старшего разрядов соответственно, шифратор младшего разряда, блоки выдачи старшегоразряда суммы 2,Недостатком, такого сумматора является малое быстродействие.Цель изобретения - повышение быстродействия двухраэрядного сумматора.Поставленная цель достигается тем,что в двухразрядный сумматор, содержащий две матрицы сложения младшихи старших разрядов, блоки переносовмладших и старших разрядов, входыкоторых подключены к первым группам выходов соответственно матрицы сложения младших разрядов и матрицы сложения старших разрядов, шифратор младших разрядов суммы и блоквыдачи старших разрядов суюы, первые входы которых подключены к выходам блока переноса младших разрядов,а выходы являются первой группой выходов устройства, введены блок выдачи младших разрядов суммы, перваягруппа входов которого подключенык группе выходов шифратора младшихразрядов суммы, входы которого под 798828ключены к второй группе выходов матрицы сложения младших разрядов, шифраторы старших разрядов, группы входов которых подключены к группе выходов матрицы сложения старших разряов, а выходы соединены с вторымируппами входов соответствующих блоков выдачи старших разрядов суммы, блоки контроля старших и младших разрядов, причем две группы входов блока контроля младаих разрядов янляются первой и второй группами входов устройства, а первый и второй ныходы подключены соответственно к второму и третьему входам блока выдачи млацщего разряда суммы, выходы которого являются второй группой выходов 15 устройства, первая и вторая группы входов блока контроля старших разрядов являются соответственно третьей и четвертой группами входов устройства, а первый и второй выходы подклю О чены соответственно к третьим и четвертым входам блоков выдачи старших разрядов сумма, первые и вторые группы входов матрицы сложения младших разрядов являются соответственно пятой и шестой группами входов устройства, а первая и вторая группы входов матрицы сложения старших разрядов являются соответственно седьмой и восьмой группами входов устройства, первый и второй выходы блока переноса старших разрядов являются соответственно третьим и четнертым выходами устройства.На фиг.1 представлена блок-схема предлагаемого двухразрядного сумма тора в коде М из И; на фиг.2 схема блока выдачи младшего разряда суммы; на фиг.З - схема шифратора; на фиг.4 - схема матрицы сложения; на фиг.5 - схема блока выдачи старшего разряда суммы.Сумматор содержит блок 1 выдачи младшего разряда суммы, шифратор 2 младшего разряда, блок 3 контроля младшего разряда, матрицу 4 сложения мламаего разряда, блок 5 переноса младшего разряда, блок б переноса стараего разряда, матрицу 7 сложения старшего разряда, шифратор 8 и 9 старшего разряда, блок 10 контроля старшего разряда, блоки 11 и 12 ныдау старшего разряда суммы.Блок 1 выдачи младшего разряда суммы представляет собой группу из И трехнходовых элементов И (фиг.2), где И - количество позиций кодового 55 слова. Входы каждого элемента И соединены с соответствующим входом блока 1. Выходы элементов И являются выходами блока 1.60Шифраторы 2, 8 и 9 представляют собой группы из И многовходовых элементов ИЛИ (фиг.З), Входы элементов ИЛИ соединены с определенными входами шифраторон 8 и 9, согласно выбранному алфаниту. Причем, результат сло жения в шифраторах 2 и 8 шифруетсян коде М из И, а н шифраторе 9н коде фМ из И с добавлением едини-цы. Количество входов элементов ИЛИопределяется по формуламМР М (Р)ф 1 г=Игде 1 и 12 - количества входов элементов ИЛИ шифраторов2,8 и 9 соответственно;М - количество единицв кодовом слове;Р - основание системы счисления.Выходы элементов ИЛИ являются выходами соответствующих шифраторов2,8 и 9.Матрицы 4 и 7 представляют собойматрицы многовходоных элементов И(фиг,2). Количество входов элементаИ равно 2 М, Входы элементов И матриц4 и 7 соединены с определенными шинами кодов операндов, согласно выбранному алфавиту. Шины кодов операндов соединены с входами матриц 4 и 7.Диагональные шины, объединяющие выходы элементов И, соответствующиходинаковым результатам (учитываяперенос) сложения, соединены с группами матриц 4 и 7.Блоки 5 и б переноса представляютсобой группы из двух элементов ИЛИ,Р входов одних элементов ИЛИ соединены с 1-ми нходами блоков, где0 6 1Р. Эти элементы соответствуют переносам 0 в старшие разряды. Рвходов других элементов ИЛИсоединены с З-ьж входами блоков,где Р с 3Р, Эти элементы соответствуют переносам 1 в старшиеразряды. Выходы элементов ИЛИ соединены с выходами соответствующихблоков 5 и 6.Блоки 3 и 10 контроля представляют собой схемы контроля для кодаМ из И (полные дешифраторы илипороговые схемы), на входы. которыхподаются кодовые слбва, противоположные операндам.Блоки 11 и 12 выцачи представляютсобой группы из И четырехвходоныхэлементов И (фиг.5). Входы каждогоэлемента И соединены с одним из входов блока, соединенных с шифраторами 8 или 9, а также - с входами блока, соединенными с блоками 5 и 10 переноса, Выходы элементов И являютсявыходами блоков 11 и 12,Устройство работает следующим образом. Операнды в коде М из И поступают на матрицы 4 и 7 сложения, соответственно разрядам, Одновременно сигналы, противоположные кодам операндов, поступают на блоки контроля 3 и 10, соответственно разрядам. Появление нескомпенсированной ошибки приводит или к появлению сигналон навыходах сразу нескольких элементовИ матрицы (матриц 4 и 7 сложения),или к отсутствию сигналов на ихвыходах. В первом случае отсутствуетразрешающий сигнал на выходе соответствующей схемы контроля, В обоих случаях на выходах разряда (разрядов)сумматора сигналы результата отсутствуют. Если в кодовых словах операндов длиной Ю будет точно М единиц, с выходов матриц 4 и 7 сложения сигналы поступают в соответствующие шифраторы 2, 8 и 9 и блоки 5 и6 переносов. С блока 6 переноса сигнал поступает в выходную шину устройства, а с блока 5 переноса - на одиниэ блоков 11 или 12 выдачи старшегоразряда суммы. С выходов шифратора2 сигналы поступают на входы блока1 выдачи младшего разряда суммы,с выходов шифраторов 8 и 9 сигналыпоступают на входы блоков 11 и 12 выдачи старшего разряда суммы соответственно, Причем, шифраторы 2 и 8зашифровывают результат сложения вкоде М из Б, а шифратор 9 - вкоде М из М с добавлением единицы. Одновременно на блок 1 поступают разрешающие сигналы с блока 3,а на блоки 11 и 12 - с блока 10, Приналичии всех разрешающих сигналовна входах блока 1 выдачи младшегоразряда суммы и одном из блоков 11или 12 выдачи старшего разряда суммы, сигналы с этих блоков поступаютв выходные шины устройства,Положительный эффект от внедрения предлагаемого устройства заключается в повышении быстродействия не менее, чем на 25, так как в предлагаемом устройстве сигналы до сформирования результата сложения проходят через три блока, а в известном устройстве - через четыре блока,формула изобретения Двухразрядный сумматор в коде М из И, содержащий две матрицы сложения младших и старших разрядов, блоки переносов младших и старших разрядов, входы которых подключены к первым группам выходов соответственно матрицы сложения младших разрядов 5 О 15 25 ЗО 35 40 45 50 и матрицы сложения старших разрядов,шифратор младших разрядов суммы н блок выдачи старших разрядов суммы,первые входы которых подключены квыходам блока переноса младших разрядов, а выходы являются первой группой выходов устройства, о т л и ч аю щ и й с я тем, что, с целью повышения быстродействия, в устройствовведены блок выдачи младших разрядовсуммы, первая группа входов которогоподключены к группе выходов шифратора младших разрядов суммы, входы которого подключены к второй группевыходов матрицы сложения младших разрядов, шифраторы старших разрядов,группы входов которых подключены кгруппе выходов матрицы сложения старших разрядов, а выходы соединены свторыми группами входов соответствующих блоков выдачи старших разрядовсуммы, блоки контроля старших и младших разрядов, причем две группы входов блока контроля младших разрядовявляются первой и второй группамивходов устройства, а первый и второйвыходы подключены соответственно квторому и третьему входам блока выдачи младшего разряда суммы, выходыкоторого являются второй группой выходов устройства, первая и втораягруппы входов блока контроля старшихразрядов являются соответственно третьей и четвертой группами входов устройства, а первый и второй выходыподключены соответственно к третьими четвертым входам блоков выдачистарших разрядов суммы, первые и вторые группы входов матрицы сложениямладших разрядов являются соответственно пятой и шестой группами входов устройства, а первая и втораягруппы входов матрицы сложения старших разрядов являются соответственно седьмой и восьмой группами входовустройства, первый и второй выходыблока переноса старших разрядов являются соответственно третьим и четвертым выходами устройства.Источники информации,принятые во внимание при экспертизе1. Патент СшА М 3308284,кл. 235-174, 1971.2, Авторское свидетельство СССРР 259480,кл. О 06 Г 7/50, 25,04,68798828 иг,5 Составитель Н. Измайловаи Техред А.Бабинец ост Коррек дактор Л аказ 10048/ббВНИИП ир М 1303 филиал ППППатент , г.ужгород, ул.Проектна 756дарст изобква,Подписноеенного комитета СССРретений и открытий