Вычислительное устройство

(23) Приоритет ло делом изобретений и открытийДата опубликования описания 07,09,82(72) Авторы изобретения Х, Вессалах, Г. М, Луцкнй и Т. С. Дейч нстичуу лис тической" дена Ленина политехнический я Великой Октябрьской социревопюции Киевскийим, 50-и(5 ) ВЫЧИСЛИГВЛВПОЕ;УСПЙС) роиэ- быть этапов, льность.ской сущ- о я устрой- ения арифством чи льных блошествпя я в нескопьк оел что и снижает их производитеНаиболее близким, но техниче ности к предлагаемому являетс ство для одновременного выполи метических операций над множе сеп, состоящее из И 1 ычислите Изобретение относится к вычислительной технике, в частности к выполнению арифметических операций в многорегистровых арифметических устройствахт выпоп пенных на узлах с большой степенью интеграции.Известно матричное устройство для 11 ВМ, содержащее блоки сложений и вычитания с шунтирующим управлением. Каждый блок имеет два входа операндов, вход 1 о переносов, управляющие входы дпя сложения, вычитания ипи шунтирования, и выход переноса, а также выход суммы ипиразности 1 с 11.С помощью таких устройств возможно перемножение е пар чисел, однако перемножение последовательности из 1 чиков, каждый из которых содержит первыйрегистр множимого, первый регистр мнежителя, первый регистр частичных произведений, первый сумматор-вычислитель,причем информационные входы регистрамножителя первого вычислительного бпока подключены к соответствующим информационным входам устройства, управляющий вход объединен с управляющим входом регистра множимого и подключен ктактовой шине устройства информационные входы регистра множимого подключены к соответствующим информационнымвходам устройства,С помощью этого устройства возможно перемножение последовательности изчисел, При этом К и -разрядное пведение 1 1 п= разрядных чисел можетполучено за+К тактов, где К12, 3, ., и, Как видно из приведенного.выражения, количество тактов, необходимое для перемножения последовательности 1 чисел, мало зависит от требуемой): тт, тогда 4 - сГ)ОТе еействсм синхронизации СИ 1 вход.ная информация поступается на регистрлблока с номером 1=1, ня ., 2, 41, , 51 1., 1 2 .1 ПОСТУТсс 3 ЕТ КОД О, В СТТЧШИй изнаковый разряды регистра 5. посту(асттзнаковый разряд Й 1 и старший разрядпервого операнде б 1. из поспедовятепьности д 11 а с 1 1 если гт)1. 1, то1 т,.1В триггер Э поступас.т (,:1 нече Т: 0и в триггер 10 поступает К О, еслитт1, а в старшем разряде регистре 3 иВ ТрГГЕПЕ 7 ЗапТСЬВЯЕс)я ЕдНИа,ТОТда ВЫХОДЫ уЗТТЯ 1.3 ц 6 ПОКЯ 1 скоммутае(и нулевые, Я на выХойаХ сум=матова-вы гиатепя 15, 1 овторяетс 51 состояпе регистра 5 цбо все упарвпл 0 цие сгиены на Этом текте Тгупевые.гтс) втором такте работы устройства 20синхронизруютпие 1 лтгу"гасы С2 Опрейепяк)т момент гередечи информации нарегистрь 1( -.2 Я, Кроме регистров 201и 221 состояния остятъттых регистров нупевые, Состояния регистров 20 и 22.1 25повторяют состояния регистров Яи 5йа треть м, я затем и на четвертом так-.те те же самая ситуация повторяется, и,таким образом, состояния регистров 3.и 5,1 будут повторяться соответственно ЗОв ре 1 страх 3(.1, 50, и ЗЯ 1, 52, топько в регистре 521 дначепте содержимого регистра 5 будет сдвинуто на 1разяд ВпсВО, На Выхоее схемы с)0 1 повторяется состояние регистра 5,1, Со. Эстояния регистров 471, .с 8,1, 491, 511,левые. С выхода шифратора 61 поступают пять стартцих разрядов итаким обрезом, на основании кодировок, представпееных в тябп, 2, опредепяется перваяцифра лножитепя : Е которая являет11ся старией цифрой преобразованного чцспа с в квазцканонической системе счиспения, я дначт черед 3 такта СИ 1 лтож-,.сНО ПРИ НИЛа ТЬ С ТЯ РИТУ Ю ЦифРУ Е 1 ОПР РЯЕТщде с( и его знаковый разряд па первыйуровень первого блокаа первый уровеньвторого блока отов к приему второй цифры а 11 опсрандя д 1ЬОБ дяпьцейшс м рассматриваются вычцспитеггь 1 ьте процессы в первом и Во Втором бпоке, В рсзупьтате которых будутполучены соответственно первый разрядФпрозведеПя с 1)сс( и Второй разряй1 Е "11 11.8 11 тцсптт с, в квядиклнонической си 1СТЕЛТ( СЧГЦСси,отпцч с с) в цфра е (1 кяк иВСЕ ОС ТТ(Л),ТТ.Е рсяд 51 Т ОПЕГандСВ О И ДТсаСОВТС) РЯЗ,ЯТЬТ (4 , ПО Г)СПЯЕТ ЕЯ ДВЙ МцсьЕЦТТХ РЯЗРЯДЯ сЕГИС:ГРЯ. аС: 1 РЕ-" ГИСТр 5, я ЧТОМ ТекЕ 6 ПОК с 1 кс)Л . ЛТстИЕТ 1 ВЬПОП 5 ТтГ СООТТТЕтстВУТОЦС. ПС)ЕОбраЗОВсНя дяя ТИр(;дсЧИ цц)Ы Е В с 1 йт)пий и знакОВыи )(зр 5 де;(тис тра 2Ттрн зтоли ь с 1 арцсем и з.ТткОТ 01 рад;)ядах регстра 3. заци сань Рдн 1 пл, с сстояИя всех Остатп,ных регистров нупс вые, СГТ(ап СИ 2 оттрс)еепяст момс.нт према информации в рс.гистры Второго уроцтя, Иэ ДВУхбцтного РегистРа Яс) с:ТеДУюшс.го ВЬ 1 чис сТРпьнОГО бтОкя,"тостусгтяет:ецфра множцтепя е 1 которая заццсывяс:тся в лтта(ецтх разрядах рссг( тров 1"-. 7, СОСтояИя )С.ГТС"Тров 1 Я - . Я текс) жс) кс 1( у соответствук)шик 1 м)тис) срОВ терВОуровн 51.рс)тий; Т(;тверттятй Та(с т ООТЫ ПСТТ)НОГО ВЫСИСГСТеПХНО 0 6 ГТОКс Т.ОЗ"вопяот переТЕават, вы)соднук) тптс;е "маццкСуММслГоря"ВЫЧИТЯ СР Пя,.Т ТТЯ р(,ГСтрЫ3 Я, и 3,) затем с нцх, О сВТТ-Омна один разряд впево, - в регцстрь;и 531 )1 оспе сумлпровяния содержимогорегистров 521 и 53,В Сул м. гс)стс. т(еИ анапИЗЯ ПЯТИ СтаРЦТТХ РЯЗРЯДОВ Таетс Тного произведения В шифратоттс) 01 1 оп -редепяется первая цифра резусп.тата отумножения д,. НЯ с 1(с)торуе обозначаем1.1 1через Р 1. Одноврс)лтенно ио втором вьтч 1 с"ПТТСЯПЬНОМ ОПОКСТ ,1 "., ) ПРОЦСХОД 5 Г СПЕ-.дувшие преобрязовяепя,ПОД ВОЗДЕйСтВИЕЛТ СИНХТ)ОТТЛ 11.ТТТ СОВСИ 1, е (сстарцая цифра преобразован". ного операнда О 1.,) .засти(ывас)тсят В двух- битный регистр Яс), в старший рязрял регистра 5- поступает Вторая цифра Боперанда 61(1.Состо 51 ТТТя регистров первогс уровня спейтюшие т регистрь 1,1, 60, ( )1 с .1 0,1, 11 12( 110(.тупа 10 т нупи из регистров 471,:1 Я, 51 5)41, д, з ., 5 Я,З= первого вь- чиспитепьного блока В регистр 3 ) пере"- Дс)РГСЯ ТЕРОбная ЧсСТЬ ( Т,Р, ЗНЯЧЯТТЦЯЯ ейинипа) из РегттстРса 501 со сдви ом рево ца один разряд, При таком расредепении данных на первом уровне втоого Вычислительного бпоке повторяетсяя же самая вычиспитепьная процейура, Тто и описана вьцце дпя тервого блока при Вычислении ЯТ, отппчие только в тол, что сойержимое реглстра Яс), т,е. Р может быть равно Ст, Итп 1 (т.е, 00, 01, 1. 0 ), тОГдя В рЕГТ Стр 2 3 1 ЗЯПИСЬТ- веются переносы, а в регистр 22;) - честичнь й остаток от де пе ни я на 2, с) ы ходы уЗПЕ 1 3( И бПОКЯ 1: с) - НуГТЕВТ,ТЕ 3 даЛЬ, НЕйШРМ ПОД ВОЗДЕйСТВЦМ СТХРОИМТТУТПА 1 л то поспе поступения: 1, .(-1, (14 = 1, а затем Ь 35 в триггер 9 "он р решает выдачу в реверсив(ый счетчик 36 одноразрядные резупьтвты вычисчения соот- ветственно сов на регистры второго и третьего уровней происходит дальнейшее суммирование содержимых регистров 22 и 23, соответственно в сумматоре-вычитвтепе 301 и сумматоре 45. С выходов сум матора 45 информация записывается в регистры 52 1 и 531, а затем, поспе очередного суммирования в сумматоре 60 содержимого регистра 52 и 53 а,производится анапиз пяти старших разрядов частичного произведения с помощью шифратора 611, ня выходе которого опредепяется вторая цифра множитепя Е ,которая явпяется второй старшей цифрой операнда с,представпенного в квазиканонической 5 системе счисления, Таким образом, на четвертых уровнях первого и второго вычислительных блоков одновременно опре - депены значения соответственно 6,1 и е Рассмотрим как протекает дапьше вычис питепьный процесс в первом, втором и третьем вычислитепьых блоках устройства,В первом вычислительном бпоке вычиспитепьная процедура протекает таким же образом, как и описана выше дпя вычис(пения Р.(при этом опредепяется Р ( т,е.старшего разряда от умножения (с(,хс(ха., Еспи (т),(-3 (т.е. операнд с(.( явпяется(а 1 поспедним чиспом произведения Ц с,.) ( ЗО,( то одновременно с поступпением в .регистр 4 разрядов е и й (старший и знаковый разряды операнда сл ) в триггер 9 подается разряд Ь=1, который пере 135 дается потактно с первого вычиспитепьного блока до второго уровня второго вычиспитепьного бпока, где он будет управ- пять передачей Р, в реверсивный счетчик 46) и, таким образом, попучим первую цифру резупьтата умножения с(хс( х( уже в двоичной системе счисления.Под воздействием СИ 1 в двухбитный регистр 8 записывается е,( 4,а в ре(гистр 8(1- Р, . Ня этом же такте в ре 1.45 гистры 1 п и 2 а записываются содержимые регистров 47( и 48, в регистр 3 передается значение регистра 50 (, сдвинутое на один разряд вправо. В (и) старшие разряды регистра 4 ч поступает5 О содержимое регистра 51(, в его младший разряд записывается вторая старшая цифра 011 операндя а(1,значение суммы и переноса частичных произведений передаются из сумматора 60 в регистры 5 а иИэ триггера 5 1триггер 7 зв 55 писывяется "1", (и;таяния триггера 9(1 ( 10 и регистров ( ( 1 и 12 1 нулевые. На первом уропе узап (:(, формирует попожитепьную и отрицвтепьну(о компенсяпшк ошибки в соответстии с выражением (1). Уэеп 14, формирует множимое ня основе 811 и содержил(ого регистров 3 ( и На спедуюшем такте сумматор 29 формирует резкость содержимых регистров 181 и 1.9 а,. В мпядшие разряды регистров 16и 171 поступает цифра е и тогда сумматор-вычитатепь 30соответствии с выражением (4) формирует очередные суммы частичных произведений и перенос суммы частичных произведений, Ввиду нупевого состояния триггера 25 на данном такте, выходы сумматора 311 по модулю два также нупевые, Пя третьем такте сумматор 451 формирует очередную сулил(у частичных произведений и пх переносы с учетом компечсяции, (еэупьтяты передаютсярегистр( 521 и 53(1 со сдвигом впево нв один разряд, содержимое регистра 34 1 передается в регистр 49 также со сдвигол( влево нв один разряд, Нв четвертом такте сумматор 60 сформирует сумму частичных произведений и ее перенос( г уч- (ом поправки, Поспе анапиэа пяти стари.их разрядов опредепяется вторая старшая ц:(фря 6 от умножения старших рвзядов ощ рандов д и с( Описацный вы 1числитепьный процесс повторяется на всех последующих вычпспитепьных бпоквх.При поступпении в первый вычиспитепьный блок устройства старшего разряда операнда с(на единичный вход триггерря 10( подается К, =1, и тогда поспев( очетырех тактов во втором вычиспитепьном бпоке содержил(ое реверсивного счетчика 46передается в сумматор 6 2 1, выходь( которого через регистры 1 1 12, 27, 28, 43 44, 58 и 59 З подкпючены к Входам сумматора 603. Таки м образом, сумма торы 6 2 с пу жя т для сложения содержилых всех реверсивных счетчиков 46 по мере формирования суммы разрядов одного веса. (".(пя бопьшей ясности отмечаем, что в реверсивнол( счетчике 46 первого вычиспитепьного бпока формируется апгебряическяя сумма всех старших разрядов группы произведения, например, еспи имеется сумма 1 Э 1 17. 1 Ъ 14 3( 31 М 34 351"Е. 1 З т 1 .1 те."Е. 7 ЬА =с 1 се СЕ Ь Э 1 31 33 34 35Й фактически осушествпяет суммирование5старших разрядов А , и Дз, Бо второми в поспедуюших Р Вычиспитепьных бпоках происходит то же самое дпя бопеемпадцих разрядов,При подаче в первый вычиспитепьныйбпок старшего разряда операнда су поЕ 35 - в ТРИ Еер 1 я в ТРИ "Р101-15=1, укязываюций на то, чтонеобходимо суммировать содержимое реВЕРСИВНЫХ СЕЕЧИКОВ ТОГДЯ ХПЕРО дается из одного Вычиспитепьного бпокяВ друГОй ЧЕРЕЗ триггЕРЫ 1 О, 23, 42 И57. При этом резупьтят погучяется в БиДЕ ДВУХ ЧЛСЕП ЧЯСТГЧНОГО РЕЕЗУПЬГЯтга ИГЕОЕОса т 1 РЕисГРях 1И 1Гг г ПИ р,-зупьтят необходим В Виде ОднОГО чиспято он может быть попучен путем допопнитепьнОГО пРОХОдя через предпягяеелоустройство, Старшие (с +2)-разрядыяпгебряического выражения видя3":С- Пс,ге1 могут быть попучены за-- 1 тг Е) такта,где Г - константа, опредетгяюшая необходимую точность окончатепьцого резупьтатя",Г=1,-Д.",1- разрядность операндов;551; - количество сомножитепей",ь 1 - копичество вычиспитепьныхбпоков устройства,На спедуюшем такте поспе выдачи-.1 можно принимать нову 0 поспедсъ"Гватепьцость чисеп, Спедовятееп но основное преимушество конвейерного метсда ОбрабатКИ ИцфОрмяцИИ, ЗакпОЧаОцЕеся в эффективном использовании аппаратуры многорегистровых устройств, В данном случае сохраняется.Таким образом, устройство вычиспяетодно и то же алгебраическое выражениеза гораздо меньцее коли ество тактов,чем устройство Выбранное В качествепрототипа, обладает значительно бопьшейпо сравлее 1 ю с ним произВодитепьность 10и при этом оно может состоять из меньШЕГО КОЛИЧЕСтВа ОдНОтИПНЫХ бЛОКОЕ т 00 ме того, Вьпопнение перемножения чнс и55Ъ допопнитепьном коде искпючает необходимость в том, чтобы Все операнды глряжЕНИЯ, ПодчгжащтГО ВЬЧИСПЕНПК бЫПИобязятегтьно П 10 интел,ч.ми дроя 1 т,ЧТО ИМЕЕТ МЕСТО ПРИ ВЫЧИСПЕНИИ ЭТОГО Выражения при помошц устройства, выбранного В качестве чрототипя, Увегеече. ние скорости арифметического Выражения ДОСТИГЯЕТСЯ 1 Е ТОГЬКО ПУТЕМ ВЬЧИСПЕНИЯЕГОЗЯ ЕтЕЕГЬПЕ;Е КОПИЧЕСТВО ТЯКТОВСРЯВНЕНИ 10 С ИЗВССТНЫ 1 ЛЕ, Но ТЯКЖЭ ИбпйГОдярЯ Ому что дпитегьнОсть тактая предлагаемом л.тройстве явпяется Го -РЯЗДО МЕЕ Ей ГЕМ В ПРОТОТПЕ ЧтаОбесечивт. тся нахождениел тасти 1.огорезупьтатя В устоойстве ио схеме безрясчростряне 1 юя пееносов,Формтгпаизобрсто:Ия, Етттис цтг.Ьтог -"Вот); БоОС, ЯЦЕЕ ИЗ Гт ВЫЧИСГПтогг,НХ бЧОКОЕ-:. Каж 1 ЫЙ ИЗ КОТОРХ Сотня 1 КТ П".В Гй Ст"ИСТР тттножимоге тЕОВьт тОТ " "От 1 тт Пгтрв 1 рят" иРя 1; т; т ПХ П 1 ОЗведтт; Нтй тЕРВЫЛу 4 й ОрВы Ч Гя г. тг. .т: " 1 ЙЕ- фОРМЯЦИОННЫЕ ВХОДЕ РЕГИ СтЯ .ц и Ож И ТЕ и поБОГО Выч 1 спитепьноГО бпокя ик пючеК СООТВЕТСТБГЮШИМ 1 ЕфЭртмя ОНОГНЫМ Входам устройства упрявпяющнй хэд Обь"- ЕДИ Н Е г С 51 Ол Б ПЯ Ю 1,Итти ВХОДОМ РОГЕС Тря МНОЖИМ 010 И ГОДКГПОЧЕН К ГЯКОБОЙ Ш;ЕНЕ УСТРОйСтва, ИНфОРтДЦИОНттЭ БХОть РЕГИСТРЯ МНОЖИМОГО ПОДКПООГЬ К СООТВЕТСТБ 5 ЮШИМ ИнфООМЯЦИОННЫМ ВХОДам УСТРОйСЕ:Я о т и и ч а 10 ш е е я тем что с целью повышения быстродействия устронствотуяткдыи .-й Вт ттлс 1 ;Тцьт 1 ОГтое Введееь Второй, третй четвертый о. ГнстрьмиОжимОГО Бторой, третий, четвертый,ПятЫЙ, ШЕСтОй, СЕдЬМОй и ВОСЬМОЙ ртСГИСТ"ры множитепя, второй, третий и 1-ВерТЫЙ РЕГИСТРЫ ястиЧНЫХ НрОИЗЕДЕ 1 т, первый, Второй, третий и четверть.й реГистры пеоеносов, пеРВый, ВтОРойт тРеий, тЕПВЕРттнй И ПЯТЫЛ РЕ "ИС ГРт 1 ГтогРа ВОк. первый, Второй, тотий. че тВгртый и пЯТ й пег ис Рттезу 11я та тг РВЕ гй Второй, гретий и четвертый Вегпстры перв Н ОСя РЕЗ ПЬТя Тя, П Е 11 вьптВТОРОЙ, тЕ - тий и четвегтты 1 рэгстры Бес" Очередной цифры мноеки 110 ГО, псрвыи Второй и третий регистры промежуточного р зупьтятя ПЕРВЫЙ И ВТОРОЙ Тот ГГЕРЫ ДЕ ттИ ТЕя, ПСР-. Вый, Второ 1 третий четВертый, пяешестой, седьмой и восьмой т 1 иггерь Формирования Окоечятепьного Резупьтятя Второй сумматор-вычитатепь, первый, Второй, третий и четвертый сумматоры, узеп формиро.- вания поправок, блок коммутации, тИфря ТОР, СуММатОр ПО Моду.ПО ДВа, рЕВЕРСИВЕйсчетчик, причем В каждом Вечиспитепьном бпоке выходы псрвого и Второго РО- ГЕстров множитепя соединень 000 Ве" ст-:1 О 20 ЗО венно с первыми и вторыми входами уз -ла формирования поправок, третий входкоторого соединен с выходом младшего разряда первого регистра множимогои первым входом блока коммутации, выходы узла формирования поправок соединены соответственно с информационнымивходами первого и второго регистров поправок, выходы которых соединены соответственно с информационными входами первого сумматора выходы переноса исуммы которого соединены соответственно с информационными входами третьегои четвертого регистров поправок, выходы третьего регистра поправок соединены со ответственно с информационными входамипятого регистра поправок, выходы первого множимого соединены соответственнос входами первой группы блока коммутвции, входы второй группы которого соединены соответственно с выходами первого регистра веса очередной цифры множимого и информационными входами второго регистра веса очередной цифры множимого, выходы блока коммутации соединены соответственно с информационными входами второго регистра множимого,выходы которого соединены соответственно с информационными входами третьего регистра множимого, выходы которого сое- динены соответственно с информационными входами четвертого регистра множимого, выходы которого соединены соответственно с информационными входами первого регистра множимого (1+1)-го вычислительного блока, выходы второго регистра веса очередной цифры множимогосоединены соответственно с информационными"входами третьего регистра веса очередной цифры множимого, выходы которого соединены соотВетственно с информационными входами четвертого регистра весаочередной цифры множимого, выходы которого соединены соответственно с информационными входами первого регистра ве-са очередной цифры множимого 0+1)-говычислительного блока, входы младшихразрядов третьего и четвертого регистровмножителя соединены соответственно с выходами старшего и младшего разрядов первого регистра переноса результата(1+1)го вычислительного блока, входыстарших разрядов третьего и четвертогорегистров множителя соединены соответственно с выходами первого и второгорегистров множителя, выходы Третьего и четвертого регистров множителя соединены соответственно с информационными входами пятого и пи того регистров множителя, выходы которых соединены соответственно с информационными входамиседьмого и восьмого регистров множителя, выходы которых соединены соответственно с информационными входами первого и второго регистров множителя (1+1)-го вычислительного блока, выходыпервого регистра частичного произведения соединены соответственно с информационными входами первой группы первого сумматора-вычитателя, информационные входы второй группы которого соединень соответственно с выходами первого регистра переноса,выходсуммы первого сумматорв-вычитвтепя соединен синформационным входом второго регистрачастичного произведения, выходы которого соединены соответственно с информационными входами первой группы второгосумматора-вычитате пя, информационныевходы второй группы которого соединенысоответственно с выходами второго регистра множимого,в информационные входы третьей группы-соответсТвенно с выходами второго регистра переноса, инфо;.мационный вход которого соединен с выходом переноса первого сумматора-вычи тателя, выход младшего разряда четвертого регистра множителя соединен с первым управпяюшим входом второго сумматора-вычитателя, второй управпяюший вход которого соединен с выходом мпадшего разряда третьего регистра множителя, выход суммы второго сумматорв-вычитателя соединен с информационным входомтретьего регистра частичного произведения, выходы которого соединены соот-,ветственно с информационными входамипервой группы второго сумматора, и.формационные входы второй группы которогосоединены соответственно с выходами четвертого регистра поправок, а входы третьей группы - соответственно с выхода=ми третьего регистра переноса, информационный вход которого соединен с выходом переноса второго сумматора-вычитателя. выход переноса второго сумматорасоединен с информационным входом четвертого регистра переноса, а выход суммы - с информационным входом четвертого регистра частичного произведения,выходы которого соединены соответственно с информационными входами первойгруппы третьего сумматора, информационные входы второй группы которого соединены соответственно с выходами пятогорегистра поправок, в информационныевходы третьей группы - соответственно свыходами четвертого регистра переноса, 9; 7 03выход суммы третьего сумматора-го вычиспитепьного бпока соединен с ин- Формационным входом первого регистра частичного произведения (1+.е )-го вычиспитепьцого бпока а Выход переноса - с 5 информационным входом первого регистра переноса (+1 )-го вычиспитепьеЕОГО бпокя, единичный выход первого триггера дече 1- тепя соединен с информационным входом первого сумматора-вычитатепяе и с информационным входом второго триггера лепитепя, единичные выходы первого и второго триггеров формирования окоцчатепьно резупвтата соединены соответственно с нцформационными входами третьего и четвертого триггеров формирования окоцчятепьного резупьтята, единичные и,1"- ходы которых соединены соответствеепЕО с информационными входами пятого и шестого триггеров формирования окоцчятепьного результата, единичные Выходы которых соединены соответственно с информационными входами седьмого и восьмого тригг еров формирования окончатепьного резупьтата, едини пеый Выход третье го триггера формирования окончятепьного резупьтата соединен с управляющим входом сумматора по модупю два. выходы первого регистра промежуточного результата соединены соответственно с ин- ЗО формационными входами второго Ьегист-: ра промежуточного резупьтатя, выходы которого соединеесы соответственно с информационными Входами сумматора по модупю два, Выходы которого соединены соответственно с информационными вхоРыли третьего регистра промежуточного результата, выходы которого соединены соответственно с информационными входами реверсивного счетчика, упрявпяеощиЙ вход которого соединен с едини 1 ным Выходом пятого триггера формирования Окончатепьного резупьтата, выход первого регистра результата соединен с информационным входом второго регистра резупь тата, выход которого соединен с информационным входом третьего регистра результата, выход которого соединен с информационным входом четвертого регистра результата, выход восьмого триггера формирования окончятепьпого реэупьтята соединен с управпятошим входом четвертого сумматора, выход первого регистра переноса результата соединен с,ие 1 фор- мяциоццвЕМ входом второго регистра пе 55 реноса резупьтята, выход которого соединен с информяциоце 1 ым входом третЕ.его регистре псрее 1 ося рсзупьтата, ве,Еход которого сое 111111 ец с информационным входом четвертого регистра пс.рецоса резупь. татя Выходы четвертОГО и пятого рГЕНЕс.тров результата, ВНЕХОд четвертого регис - ра переноса резупьтата сООЕЕицеес 11 соотВетственно с информационными Входами ЧСЕ ТЬЕ РТОГО С"ММЯ ТОР Л, ВЕЫ ХОД РС Р и РСИВ- ного счетчика соединен с ие 1 формяциое 1-. ЕП 1 М ВХОДОМ ПЯТ 01 О РЕГИСТРЯ РОЗУ ПЬТЕЕТЯ, ВЫХОДЫ ПЯТИ СТЯР 1 ПИХ РЯЗРЯДОВ ТРЕТЬЕГО сумматоре соединець 1 соответственно с: информационными Входами шифратора, ВНЕ- ходы шифратора-го вычислитсп-ного блока соедие 1 ееп.1 соответственно с не 1 фор - мационными входами и ервог О реги с тра промежуточн 01 О рсЕзупьтятя ( + )-"ГО Вычиспитепьного бпока Выходы ччвсртого сумматора 4 -го Вь 1 еиспите и:.ного блока СОЕДИ НОНЫ СООТВО ТСТВО НН О С; Ц ЕС ОПЕ Еа ЦИ Оп".ньЕми Входами перво 1 О рсЕИСЕра резусть-. тата и ПЕРВОГО РС.ГИСТРЯ НС РЕНОСЯ РС;ЗУП,. тата (1+1)-г о Вы 1 цсЕПЕтегпнЕОГО бпока, единичный Выход седьмого трЕЕГЕера фор:. мирования окон еятепьного результата 1 ГО вычиспитепьцого бпокя сседие 1 ен с информациоц 11 ым Входом первого трнгге". ра формирования Окончатепь 1 ого рсзуееьтата (1+1)-Го вычис:пите п-,ного блока, едиесичееый выход Восьмого тритегера формирования окончатепьного розу пьтата-го вычиспитепьного бпока соединен с информационным входом второго тригге ра формирования окончатепьцого резупЕ - тата (4+1)-ГО вычиспитс.пьцогс бпокя, единичный выход Второго триг. еря деп.1- тепя 1-го вы песпитепьного бпока ссе,пинен с информационным входом первого триггера депитеги се 4.1)-го вычиспитепьного блока, информационные входы вто=- рого регистра множителя, первого регистра веса очередной цифры множик:ого, пер - Вого регистра частичцогс произведс.ння первого регистра переноса, ,первого регистра промежуточного резупьтята, пер.- вого регистра резуш татя, первого регистра переноса результата, первого трит" гера депитепя, первОГО и вто 1 Ого триггеров формирования окончательного результата первого вычиспитепьного бпокя под- КП 1 ОЧЕНЫ СООтВЕтс.ТВЕННО К ЦнфОРМЯЦИОН- ным входам устройства, управпяеопеие входы третьего, четвертого, ,седьмого и восьмого регистров множитепя, первого, второго и пятого регистров поправки, второго и четвертого регистров веса Очередной цифры множимого, второго и четвертого регистров множимого, второго и четвертого регистров частичного произведения, второго и четвертого регистра переноса, второго регистре промежуто 11 с=957го результата, третьегочетвертого, седьмого и восьмого триггеров формирования окончательного результата, второго, четвертого и пятого регистров результата, второго и четвертого регистров 3 переноса резупьтатов, второго триггера делителя объединены и подключены к первой тактовой шине устройства, управляющие входы второго, пятого и шестого регистров множителя, первого и третьего 16 регистров веса очередной цифры множимого, третьего регистра множимого, первого и третьего регистров частичного произведения, первого и третьего регистров переноса, первого триггера делителя, 5 первого и третьего регистров промежуточ-. ного результата, первого, второго, пятого и шестого триггеров формирования окончательного результата, первого и третьего регистров результата, первого и тре тьего регистров переноса результата объ 203 30единены и подкпнчены к второй тактовошине устройства.2. Устройство по и. 1, о т п и ч а юш е е с я тем, что узеп формирования поправок содержит и элементов И,причемпервые входы элементов И явппотся соответственно первым входом узпа формирования поправок, вторые входы элементовИ являются соответственно вторым входомузла формирования поправок, третьи входыэлементов И объединены и являются третьим входом узла формирования поправок,выходы элементов И являются выходамиузпа формирования поправок.Источники информации,принятые во внимание при экспертизе1, Патент ФРГ М 2034341,кл. С, 06 Р 7/38, опубник, 1976,2. Авторское свидетельство СССР957203у )Составитепь Л, Медведева Редактор В, Пипипенко Техред Е,Харитончик Корректор Г. Решетник Заказ 6599/37 Тираж 731 Подписное 1 ЗНИИПИ Государственного комитета СССРпо депам изобретений и открытий113 Г).З 5, Москва, Ж 35, Раушская наб., д. 4/5фипцап ППП "Патент", г. Ужгород, уп, Проектная, 4точности резупьтате вычиспений, а зевиСИт В ОСНОВНОМ От КОПИЧЕСтВа ОПЕРЕНДОВтвходящих в арифметическое выражение, иразрядности г этих операндов. Это объ-.ясняется тем что независимо от того,сколько разрядов мы хотим попучить невыходе арифметического устройства, вустройстве арифметического выражениебудет вьгчисляться всегда с Гп = разряднойточностью, так кек арифметические опера- Оции нед множеством чисеп в этом устройстве выпогпчяется с мпадших разрядов.Вместе с тем попучение 1 п -разрядногопроизведения Г,п - разрядных чисеп требуется лишь В Некоторых специагпзированных вычисгптепях, В основном же требуется попут 1 ение пгпь тт ипи 2 г старших разрядов произведения 12ОсноВным недостатком известного уст-.ройства является то, что с испопьзовением его арифметическое выражение Вычис -пяется с точностью до мпадшего разрядерезуцьтета, хотя практически почти всегда необходимы только г старших разрядов резупьтата. Это приводит к существенному увепичению времени вычиспенияМтОГО аРИфМЕТИ тЕСКОГ( ВЫРажСНИЯ И, ТЕ.ким Обрез, к знечттепьному умегьшению производитепьности устройстве в цепом,.Цепь изобретения - повышение быст 5 Ьродействия устройства,Поставпеннея цель достигается тем,что в кждый 1 -Й вьчисгц(еп ньтй бпоквведены второй, третий, четвертый регистРЫ МНОжИМОГО, ВТОРОЙ, тРЕтИЙ, ЧЕТВЕРтЫйтпятый, шестой, седьмой и восьмой регист:-.РЫ МНОжнтЕПЯ, ВТОРОЙ(ТРЕТИтй и ЧЕГВЕРТЫЙрегистры частичных произведений, пег-р.ВтОрсй, трЕтИй И ЧЕтВЕОТЫЙ рЕГИСтрът ПЕреносов, первый, второй, третий, четвер-."тый И ПЯТЫЙ РЕГИСТРЫ ПОПРаВОК ПЕОВН,второй, третиР, четвертый и пятый регист"ры результате, первый, второй, третий ичетвертый регистры переносе резупьтете,первый, второй, третий и четвертый регистры веса очередной цифры множи=.МОГО, ПЕРВЬтйт ВТООЙ И ТРЕТИЙ РЕГИСТРЫпромежуточного резупьтете, первый и второй триггеры делителя, первый, второйтретий, четвертый, пятый, шестой, седьмой и восьмой тр(ггеры формированияоконча-.епьного рсзуп тете, второй сум-.матор-вычитетеп первый, вторОЙ, травтий и четвертый с 5"мметоры узеп (грти.ровани 5 ПОПраВ(К, б ЧОК КО(ЫГТВНт И, И(ратор, суммат(1 но модупо две, ( т(1 55СИВНЫЙ СЧЕТП(К,тт(М В КажтОР ГттС -ПИтЕПЬНОМ бПОК( ЬХтд Л(.Вт 1 И"О"рого регистр(в , (:,(т ия со(ттл,оответственно с первьпи и вторыми входами узла формирования поправок, третий вход которого соединен с выХодом мпедшего разряда первого регистре множимого и первым входом бпоке коммутации, выходь узна формирования поправок соединены соответственно с информационными входами первого и второго регистров по ПРаВОК ВЫХОДЫ КОТОРЬ(Х СОЕДИНЕЕЫ СООТ ВЕтСтВЕКЧО С ИНфОПМЕ(БОННЫМИ ВХОДаМИ первого сумматора, выходы переноса и суммы которого соединеп. соответствен- НО с информационными входе,и третьего и четвертого регистров поправок, выходы третьего регистре поправок соединены со- ОтВЕтСтВЕННО С ИН(ОРМЕПЯОИ 1 т.ти ВХОДЕМИ пятого регистре поправок 1 ьгоры псрвоГо ОЕГгстт 1 ттиО(И;"ОГ Р СОЕИНЕ(Ь т ООГ ьетственно с входа:.а: первой; руппь бпо- КЕ КГ)(МтутаттЧЦ ВН(1 -1( Гфт 5 ттттнннт О ТОРОГО СОДЕНЫ С.Р Ет С(тт(О С ВЬХО Даг,(ти ПЕРВОГО 1 и( ТЕ т 3 сът Е Оттт - "РЕДНО 5( ЦИ(ЭРЫ МНОЖИМОГО тт ИЕ 1(ОРМБОННЫМИ ВХО ДЕМт Второго РЕГИСТРЕ ВЕса ОЧЕОЕДНОЙ ПГПРЬ МНОттуО О .;хт " 1 " 1"ОЕ т УтГ(т ТацгИ СОЕдИНЕНЬ СООТВ(ттстп(НН( С (НЖОр"ачОИЫтт БХС4 т тО-"О тЕ: т(-"тГ(оКИМО О В -ХОП1, (ТО,О,Г Пт НГ; .Ьт СоотВЕтСТВЕННО С Инфопматти тИ .т: ВХОДЕ- ми третьего регистра 1:.;:. .: Выходы которого соединен-. сртветсвего " инфорМЕНИОНЧЫМт Рхт.т"- -. -- т-ттрт" р гистре мнок 5 моо, а и г ь ко-.;:-.,го сое- ди ИЕНЫ СОТВЕТСТВЕ тттто, ДО, т гадЯ, унтЬте ми входеми первого регистре кп(ожимого (т-:1 )-го вычиспитепьного бпоке, В;.,Кгды второго регистра веса очередной цифрь мнокимого соединены соответственно с информационными входами третьего регистре веса очередной цифры множимо - го выходь которого соединены соответ- свенно с информационными входами четвертого регистра веса очередной цифры покиыого, выходы которого соединены СООТВЕтСтВЕННО С ИифОРМаЦИОННЬМИ ВХОДами первого регистра веса Очередной цифры множимого (+1 )-го вычиспитепьного блока, входы младших разрядов третьего и четвертого регистров множитепя соединены соответственно с выходами старшего и мпадшего разрядов первого регистра переноса результата 111 )-го вычислительного блока, входы старших разрядов третьего и четвертого регистров множителя соединены соответственно с выходами первого и второго регистров множитепя, выходы третьего и четверго= го регистров мнокитепя соединегы соответственно с информациочн,ми Входамипятого и цестого регистров множителя, Выходы которых соединегы соответственно с информационными входам сеЕЕьмвго и восьмого регистров множите пя, выходы которых соединены соответственно с информационными входами первого и второго регистров мноктепя (+.1)-го вычислительного блока, выходы первого рсГистра частичного произведения сОРдицс- ны соответственно с информационными входами первой группы первого сумматора-вычитятеля, информационные входы Второй группы которого соединены соответственно с выходами первого регистра переноса, выход суммы первого суммато ра-вычитатепя соединен с ицформациоцным входом второго регистра частичного произведения, выходы которого соедпнець соответственно с информационными входами первой группы второго сумматора- О вычитятеля, ин)Еормяциоееые входы второй группы которого соедцены соответственно с выходами второго регистра множимого, а информационные входы третьей группы - соответственно с выходами второго 5 регистра переноса, информационный вход которого соединен с выходом переноса первого сумматора-вычитатепя, выход младшего разряда четвертого регистра множителя соединен с первьм управпяЕО- ЗО шим входом второго сумматора-вычитателя, второй управляющий вход которого соединен с выходом младшего разряда третьего регистра множителя, Выход суммы второго сумматора-вычи тяте ля соединен с информационным входом третьего регистра частичного произведения, выходы которого соединены соответственно с информационными входами первой группы второго сумматора, информацион- О ные входы второй группы которого соединены соответственно с выходами четВертого регистра поправок, а входы третьей группы - соответственно с выходами третьего регистра переноса, информационный 45 вход которого соединен с выходом переноса второго сумматора- вычитатепя, выход переноса второго сумматора соединен с информациоцньм входом четвертого регистра переноса, я Выход суммы - с информационным входол четвертого регистра частичного произведения, вьсходы которого соединены соответственно с информационными входаля первой группы третьего сумматора, ицфс 1 рмационные ВходыЯ ВТОРОЙ ГРУППЫ КОтс 1 РОГО СОЕДИНЕНЫ СООтветственцо с вь 1 ходями пятого регистра поправок, а ицйорлИионные входы третьей группы - соо 1 Есс гственно с выходамн четвертого регистра перецося, выходсуЕимы третьего сумматора 1 -го вычислительного блока соединен с информационным входом первого регистра частичного произведения (1+1)-го вычислительного блока, я выход пер ; оса - с информационным Входом 1:ервого регистра переноса (1+1 )-го вычислителього блока,едицичньй выход первого триггера делителя соединен с информационным входолпервого .сумлеатора-вычиспитепя и с ицформаци оццым Входом второго триггераделит.пя, едицичЕые выходы первого ивторого трОггеров формирования окончательного результата соединены соответственно с информационными входами третьего ц четвертого триггеров формирования Окончательного результата, единичные Выходы которых соединены соответственно с ннформациоцнымц Входами пятого и Иестого триггеров формированияокоцчатеньцого результата, единичные выходы которых соединены соответствеццос ицфорлгционнылец Входалп сРдьмогоВОСЬМОГО ТРИГГЕРОВ фОРМИРОВаНИЯ ОкОЦЧательцого резуп,тата, единичный Вь 1 ходтретьего триггера формирования окончательного результата соединен с упрявляюеним входом сумматора по модулю два,выходы первого регистра промежуточного результата соединены соответственнос информационными входалеи второго регистра промежуточного результата, выходы которого соединены соответственнос информационными входами сумматорапо модупю два, выходы которого соединены соответственно с информационнымивходами третьего регистра промежуточного результата, выходь которого сс 2 динены соответственно с информационнымивходами реверсивного счетчика, управляющий вход которого соединен с единичым выходом пятого триггера формирования окончательного результата, выход первого регистра результата соединен с информационным входом второго регистра результата, Вьход которого соелинеГ с информационным входом третьего регистра результата, выход которого соединен с информационным входом четвертого регистра результата, выход восьмого триггераформирования окончатепьного результатасоединен с управляющим входом четвертого сумматора, выходпервого регистра переноса результата соединен с ии -формационным входом второго регистрапереноса результата, выход которого соединен с информационным входом третьего регистра переноса результата, выходкоторого соединен с информационнъЕМ входом четвертого регистра переноса резупьтата, вьЕходь 1 четвертого и пятого регистров резупьтата, Вь)ход четвертого регистра переноса резупьтета соединен соответ ственнО с и 11 фсрмяциснными входами чеГ- вертого сумматора, выход реверсивного счетчика соединен с информационным входом пятого регистра результата, выходы пяти старших разрядов третьего сумматоре соединены соответственно с .информационными входами шифратора, выходьт шифратора 1 -го вычислите пьного бпока соединены соответственно с информационными входами первого регистра Промежуточного резупьтата (1+1)-Го вычиспитепьного бпока, выходы четверто-" го сумматоре 1-го вычиспитепьного бпска соединены соответственно с информяг ЦИОБНЫМИ ХОДЯМИ. ПЕРВОЕО РЕГИСТРЯ РРОУПЬ- - -)ЕЕЕ тата и первого регистре переноса резупь, тата (1+1)-го вычиспитепьного блока, единичный выход седьмого триггера фор- МИРОВЕНИЯ ОКОНЧЕТЕПЬНОГО РЕЗУПЬТЯТЯ 1 -го вычислительного блока соединен с 25 информационным входом первого триггере формирования окон . ". Пт:нсгс ег . тета ( 1 +. )-го веячиспитепьного бпсу, единичный выход восьмого триггере формирования Окончатепьного резупьтете 5 Ю 1-го вычетспе)тепьногс бпоке соедйнен с информационнымвходом второго триггера формирования Окончятепьного резупьтата (1+1)-гс вьЕчиспитепьного блоке, единичный выход второго триггера депитепя 1-го вычислительного блоке соединен с ИНфОРМаЦИОННЫМ ВХОДОМ ПЕРВОГО ТРИГт"ЕРЯ делителя (1+1)-го Вычиспети)тьенсгс биска, информационные входы второго регистРа множитепЯ, пеРвого РегистРа Весе Оче.,т редной цифры множимого, первого регист ре частичного произведения, первого ре гистра перечосе, первого регистра промежуточт)ого резупьтетя, первого регисгря результате, первого регистра переноса резупьтата, первого триггера де 1 щте)ея, первого и второго триггеров формирования окончятегд,ного резупьтата первого вычиспитепьнсго бпокя псдкпесчены соответствецно к информационным входам4 устройства, упряэплюшие входы третьего четвертого, седьмого и восьмого регистров множителя, перого второго и пя.- того регпсттэов Поправки, второго и четвертого регистров веса очередной цифры55 множимсго, Второго и четвертого регистров ленсжМОГО, тсрст О и четвертого реГИСТ 110 ЯГ Тц 1 О 1) ГЕ 1 Г)ИЗВЕДЕНИЯ, ВТОРОГО и четт)111 ) т О,ъ ) ) 1тм 11 еро)1 сся Втсг)от О регистре прсмежутсчногс резу)еьтете, третьего, четвертогс, седьмого и восьмого ТРИГГЕРОВ фОРМИРОВаНИЯ ОКОНЧЯтЕг)ЬНОГО резугп тетя, второго, четвертого и пятого регистров резупьтетя, второго и четвертого регистров перенося резупьтятов, вто- рсГО три 1 Гера де пи те пи Объед)и 1 ены и псд- гКПЮЧЕ)ПЕ К ПЕРВОЙ тЕКтсВОй ШИНЕ УСтРОйстве, управпяюшие Входы Второго, пятого и шестое О регистров множителя, первот о и третьего регистров веса Очередной цифры мнсжимсгс, третьего регистра множимогс,первого и третьего регистров частичного произведения, первого и третьего оегистрсв перенося, первого триггера детпттепя, первого и тпетьегс ре- ГистООВ прсмежутОН 11 ОГО рее)у пьтяте., пер -Ого, второго пятогс . шестого триггеров формировеия Окснч)етс пьного резупь- ТЕТЯ., ПЕРВОГО И ТОР ТЬЕ 1 О РЕ 11)С) ООВ ОЕ - зу пьтятя, пРрВОГО и ттетье О Оегис 1 ВОВ перенося рег)ут)ьтят я объединен),1 1,- подкл)очены к Второй тактовой шине устройстве,В вычиспитепьном устройстве узел формирования поправок содержит и зпементов И, причем первые входы эпементсв И яВпяются соств 1 тстве 11 нр и;:р)ь)л 1 ВХОДОМ УЗЛЕ ФОРМИРО 1 ЕН 1 Я ПОПОЯ.3 1, ЗТО- рые входь; епементсв И яв;яг тси соствет: ственно вторым входом узпя по -:1-Овация поправок., третьи вх; -; г)е."лее)тот И Осьединены и явплЕОтся .ретьим Вхсдм ,", зпя формирования 1 О 11 вавск втдхед 1; е пе, ментов И явпяются выходеми фсрмирОВЯееия поправок,Ия фиг, 1 а, б представпеня Функционапьная схема устройства; на фиг, 2функееееонапьная схема узпе формированияПОПРЕВСК,Б вычиспитепьном устройстве кеждыйВычиспитепьный бпск содержит регистры11, 21 множитепя, регистр 31 веса очередной цифры множимого, регистр 41 множимогс, регистр 51 частичных произведений, регистр 61 переносов, триггер 71депитепя, регистр 81 промеж" точногорезу)тьтата, триггер 9 т формированияокснчатепьного резупьтата, триггер 101формирования окончатепьного резупьтатярегистр 11 т резупьтата, регистр 121 переноса результата, узеп 13 формироваЕеия поправок, бпок 14 т коммутации,сум -матор-Вычитатепь 151, регистры 161,171 множитепя, регистры 181, 191 поправок, регистр 201 веса очередной циф.ры множимого, регистр 21 множимого,регистр 22 т частичных произведений,регистр 23 Е переетоасв, регистр 241промежуточного резупьтята, триггеры 251261 формирования окончяте пьцого разу пьтата,. регистр 271 резупьтатя, регистр 281 переноса резупьтата, сумматор 29 сумматор-вычитатепь 301,сумматор 311 по модуп 1 О два регистры 321, 331 мно жктепя, регистры 341, 351 поправок, регистр 361 веса очередной цифры множк"- мого, регистр 371 множимого, регистр 381 частичных произведений, регистр 391 переносов, регистр 401 промежуточного резупьтята, тркгтерь 1 411, 421 формированич окоцчатепьцого резупьтата, регистр 431 резупьтата, регистр 141 переноса резу льтата, сумматор 4 51, реверсквный счетччк 461, регистры 471, 481 множитепя, регистр 491 пбправок, регистр 501 веса очередной цифры множимого, регистр 511 множкмого регистр1 з 21 части 111 ых пвокзведенкй, регистр 53переносов, триггер 541 депкте О пя, регистр 551 промежуточного резупьтата, триггеры 561,57 формированя окончятепьцого резупьтятя, регистр 581 резуп 1.татя, регистр 591 переноса резупьтата, сумматор 601, шифратор 611 сум мятор 62, тактовые шинь 1 631, 641.,651 661, информационные входы 671 -82Узеп 13 формирования поправок содержит эпементы 82, 83, 84 и 11, входь 1 85-87 явпя 1 отся входами узпов, ЮВ вычискитепьцом устройстве ицфор - мационные входы регистре 1 лгни 1 ктепя первого вьгчкспитецькго бпока подкп 1 очены к кнформацио 1 п 1 ьпч входам 68 1стройства, управпяющий вход обьедкцен с управпяккцкм входом регистра 4 мно 1 кпмо= го и подк 1 по 1 ен к тактовой щкне 66, кцформацио 1 гиые входы регистра 4 ., МножкМОГО ПОДКПЮЧЕЦ К КкфОРМЯЦЧОННЫМ ВХОДаМ 71 устройства, в каждом вычиспитепьнол 1 ц бпоке выходь 1 регистров 11 и 21 соединены соответственно с первыми к вторыми входами узпа 131 формирования поправок, третий вход которого соединен с выходом мпадщего разряда регистра 41 н первым входом бпола 1 1 комлгутапиквыходы узпя 131 соединены соответственно с информяциоцнымк входами регистров 181 и 191, выходы которых соединены соответственно с информационными вхо%6 дами сумматора 291, выходь 1 переноса и суммы которого соединены соответственно с информяцкоцн 11 лги входамч регистров 341 и 351, гыход 1,1 регистра 34 соединены соответственно с информаци 4 онными входямк рггнетря 491, выходь 1 регистра 41 ссепкц ць 1 соответственно с входамй первей 1. щ 111 бпока 14, коммутации, входы ц 1:рг"и Гоуппы которого соедицень 1 соотгетствецно с выходами регистра 31 и ццформяциоцнымк входямк регистра 201, выходы бпокя 141 коммутации соединены соответственно с информационными входами регистра 211, выходы которого соединены соответственно с пнформационнымк ."Одам регистра 371, выходы которого са:,кпецы соответствецно с пнформяциоцнымк входами регистра 511, выходы которого соединены соответственно с инфорляцконныл 1 и входами регистра 41+1 (1+1)-го В 1 ячиспктепьцоГо бпокя, выходы регистра 20 соединены соответственно с информационными входами регистра 361, выходы которого соединены соответственно с информационными входами регистра 501, выходы которого соединены соответственно с кнформяциснцылги входами регистра 31+1 ( +1)-го вычиспитепьного бпока, входы мпадших разрядов регистров 161 и 171 соединены соответственно с выходамистаршего к мпадшего разрядов регистра 61+1 (1+1 )-го вычкспктепьного бпокя, входы старших разрядов 16 1 и 17 соединены соответственно с выходами регистров 11 и 2. выходы регистров 16 и 17. Соедкне 1 ъ 1 соответственно с информационными входамк регистров 321 к 331 выходы которых соединены соответствен- ЦО С ИнфОРМЯЦБО 1 Ц 1 Ь"И ВХОЦЯМИ РЕГИСТРОВ 471 к 481, выходы которых соединены соответственно с ккформацко 1 пгыми входямц регкстров 11+1 и 21+1 (+1)-го выпгсгп 1 тегького бпокя, выходы регистра 5 соедкценьг соответственно с ицформацкоцкымк входамп первой группы сумматор-вычктате пя 15, информационные входы второй группы в которого соег.ицецьг соответственно с выходамк регистра 61, вь 1 ход суммы сумматор-вычктатепя 1 5соединен с кнформацконкым входом регистра 221, выходы которого соединець 1 соответственно с информацконнымк входалгк первой грппы сумматора-вычктатегя 301, информационные входы второй Группы которого соединены соответственно с выходамк регистра 211, а информационные входы третьей группь 1 соответственно с выходами регистра 6 1, информационный ВхОд которого соединен с выходом перекоса сумматора-вычитятепя 3 5, выход мпядшего разряда гк"Гкстря 171 соединен с первым упрявпякшим входом сул 1 мятора-Вычктатпя 31.1, второй упрявпя 1 п 1 ий вход которого соединен с выходом мчядк 1 ега разряда регистравыход суммы суммягор 11-11 г 1 итяте пя 30, соединен с кцфорлппокнымВХОДОМ регистра 381, выходы кото- . рого соедицсны соответственно с информационными входямк первой группы сумматора 45, информационные входы второй группы которого соединены соответственно с выходами регистра 351, а входы третьей группы - соответственно с выходами регистра 391, информяционцый вход которого соединен с выходом пере- нОсЯ сУмматОРЯ-Вычитатепя 30 т Выхог П переноса сумматора 45соединен с информационным входом регистра 531, я выход суммы - с информационным входом регистра 521, выходы которого соединены соответственно с информационными 1 З входами первой группь сумматора 60, информационные входы второй группы которого соединены соответственно с выходами регистра 491, я информяцкошые входь третьей группы соответственно с выходами регистра 531, ивход суммы сумматора 451 1-го вытИспитецьцого бпока соединен соответствешо с информационным входом регистра 5+1 (1+1 )-го вычиспитепьного бпока, а выход перено- з ся - с информационным входом регистра 6 т+1 (+1 )-т о вькисни гсгттстто О бпоия единичный выход триггера 7 соединен с информационным входом сумматора-вы чиспктепя 1.51 и с информационным входом триггера 541, единкчнье вь 1 ходы триггеров 9 к 10 соединены соответственно с информационными входами триггеров 251 и 261, единичные выходы которых соединены соответственно с инфорт ф мационными входами триггеров 411 и 421 единичные выходы котоРого соединены соответственно с Нформяционньц сти входамк триггеров 56и 57,едицт- ный выход триггера 25соединен с, - равпяющим входом сумматора 31 т по модулю двя, выходы регистре 81 соединены соответственно с ицформацконнымк ВХОДаМИ РЕГИСтРа 2 1 т ВЫХОДЫ КОтОРСГО соединены соответственно с информационными входами сумматора 311 цо мотупю ДВЯ, ВЫХОДЫ КОТОРОГО СОЕДИНЕНЫ СООТ - ветственно с информационными входами регистра 40, выходы которого соединены соответственно с информационными% входами рсверсцвцого счетчика 461, упРЯВПЯтШИй ВХОД КОТОРОГО СОЕДИНЕН С ЕДК- ничцым втходом тРиггеРа 411, выход регистра 1 11 со, дц цен с информационным Вхоцом ООГистРЯ 27 тт Выход котОООГО сое%5 ДИНЕЦ С КнфОРМЯтГт;,ЦЛ ВХОДОМ РЕГКСтРЯ 43, вглад которого соедицен с ицформицкоццвлмхоОм рс "Исгря 58, выход тркггс,рт . 7 Стетц сц с управттТгИм входом сумматора 62, выход регистра1 2соетдицен с м 1 тформяццОннм Входомрегистра 28 , выход которого соедкнецс кцфовмациоцнм ВхОЙОм РеГцсРс сйс 11ВЬХОД КОТОРОГО СОЕДИНЕН С ИНфогМЯЦЦОН 5 9 1ров 58 и 55, Выхос ре"Истра 59 т сосдцнены соответственно с информационными входямк сумматора 62, Выход реверсивного счетчика 4 61 сос дине и с информационнымм входом регистра 55, Выходыпяти старших разрядов сумматора 601соединецы соотвстствснно с информационными входами шифратора 6 1 л, выходышифратора 611-Го Вычиспи гепьО.О бцока соединецы соответственцо с ицформяциОННЫМК ВХОдя 2 тЛИ РЕГИСТря 81 " - ") - ГОвычиспцтепьного бттокат ттхотть сУ:лматоря 62- О вы Исцк геь;ОГО сцОкттдгцены соответственно ццфор;, иионными входами .Ог;т. Трг .+к;-Гцстра1. 21+1 (1+1,- го вьцИспито.твОго бпока,единичный выход триггера 56- Го вычиспитепьцого бпокя соединен с ццформа-.цИОННЫМ ВХОЛОМ трИГГЕра 9 т+1 (1 ф 1 )-ГОвычкслктепьного бпокя, едццитттгый выходтрКГГЕря 57т -ГО ВЫЧИСПцтЕП,ттОГО бПО -СОЕДттсттст)т С .тф сттвцс Отт тв.тт г. ттриггера 1.0 +1 ":+1)-го вь, т;.С.ттт.спьноГО бПОКЯ етдинчтттытт вт тт; гоя т тат т,с. 5 л- ГО ВычкстпИтецтъцого О, Ося с Огтгтт.Ецицформационцьк Входом твнггс.я .с т.1(1 +1 ) г Вьчтс- .ст цсго бпсоткя:т -,тормяцконные входы регистров 2 т 3т 5 т 6 т81,111, 121триггеров 71, 9.,О тпервого вычиспитепьного блока нодкпючсны соответственно к информационным входам 691, 701, 721, 731, 751,791, 801741, 771, 781, устройства, управпяюшиеВХОДЫ рЕГИСтрОВ 161, 171, 471, 48118 т 191 491 20 т 50 т 21 51 т 22 т52 т, 2353 , 241, 55 , триггеровА 5т 26 1, 54 1, 561, 57 , регистров271, 58128, 591 соединены и подкпочены к тактовой шине 65, управпяюшнеВХОДЫ РЕГИСТРОВ 21, 321, 331, 3.т, 36137 т 51, 381, 61, 391, 8 1,401 111,43, 121, 441, триггеров 71, 91, 101,411, 421 объединены и подкпючены квторой тактовой шине устройства,Б узпе 131 первые входы эпементов 83, 84, 85, г И явпяются соответственно входом 86 узпя, вторые входы эпементов 83, 84, 85 ., и И явпяются соответственно входом 87 узпя, третьи входы эпементов 83, 84, 85, г 1 И объединень и явпяОтся входом 88 узпа, я выходы явпгцотся выходамц узпя,1.3 Г 1 ычиспите Пье 100 устройство произво -дит вычиспение апгебраичсских вырлжеЕЕ ний видеП С( Очевидно, что выражение П сЕ и пуЕЕ ЕП 1Елется иЯ Гл ца ос цовс дополнительной операчестичцого результате ня две. проископие ции пелеци ряических вы Гри спении апг видя- , 11 при ете 1 1 Еепе 1-соСЕ1=1 )=1регистры 1, 2, . 6, 17, 31, 32, 45 и46 спужят дпя хранения промежуточныхз нече н и й м н ожи те пя, представ пе нн ого визбиточной в квазиквцической системесчиспения с цифрами из множества 10,1), 11 пя кодирования пюбого элем нтиз этого множества испопьзуется двухбитное предстевпецие; первый бит записывается в 1 -ом разряде регистров 11.6, 32 и 47, а второй бит в 1 -омразряде - соответственно регистров 2,, 11 с(ф Испи подставить е = .1.11=1и П 1,1 - ев,Кроме ТОГО, пОДставлЯЯ Ет устройство будет вычиспять сумму е шсеп, Меняя значение и и ете вычиспению оператора Г сводятся зцые чисппццые процессы; скепярноР произведение двух векторов, вычиспецпя опредепитеця матрицы пюбого порядка и т. д,ГЗНСОке 1 я скорость Вьччспеци 51 и ОбеРГ- чеееный обмен инфорлеацЕеи с 1 еамятью достигекТся путем применения неавтономного принципа вычиспеция, Генный приеецип вычиспеция отпичается от кпассичсского тем, что операции умножения и суммирования характеризуются рядом специфических особенностей, основными из которых яв пяеотся пос педовете пь ное нов стуцпецие цифр мнокимого старшими раз рядами вперед, поспедоватепьное попучецие цифр резупьтата умножения двух операндов (очередного множитепя), начиная со стерцЕего разряде с задержкой ца один такт поспе поступления разряда множимого, выпопнение всех суммирований и вьЕчцтаний, цеооходимых в хоДе вычиспеция, без сквозных перецосов с помошьк запоминания переносов в специапьных регистрах, а также преобразование очеред 35 ных сумм частичных произведений (представпецных в двоично-позиционной систе- МР счисления) в цифры резупьтета (в квазиканоцической системе счиспения)е б и и ц я 1. 6, 32, -17 0 2, 7, 33, 8 Как спеДуРт из неавтономноГО принципа выпопнения операции удсленпР суммы час:тичных(ипи, что то же самое, частичных остят- КОЕ ОТ ДОПЕНПЯ Цл ДВЛ) ПРОИСХОДИТ С ошибками,11 пя компенсации ошибок в к еоле ,-ол 1 блоке спужет узеп 13 множения, опрепроизведенийеж сумматор Узеее 13 иция попожитепрлвок Р иряда регистрадов регистровПОГИЧРСКИМИ ВР= Х (и) редназцячен пьной и отре М на основе мировай пои ЯТРПЬ м падшего 4 И ВСРХ 1 и 2 в Евчлецих рязряответств ч с 1 Гэаженееяме е (0-,1) еи(0 м=х (и). (о-(О 1)(1)ГПР х ( и ) - л 5 падший разряд рРГиста 4;9 и 1 - содержимые регистров 1 и 2Работа узпе 13 проиппюстрироввца наф 11 2 ГДР Ч (РЕ) е (е)е(п), 3 (1)1 ( .), .,(е 1 разряды регистров множитепя 1 и 2, закодированные в соответствии с тебп .1; Р(сЕ), Р(п) - разряды поПОжптЕПЬНОй КОМПЕНСацИИ; ЕЛ)(СЕ),,)Л)(с 1) - разряды отриЕеателыой компееесеции.Сумматор-вычитвтепь 15 предстагчяет собой (и+4)-разрядный комбинационный сумматор-вычитатепь с пяраппепьным переносом, причем все разряды схемь 1, кроме (и+2)-го, явпяется двухвходовыми, а (е+2)-й разряд - трехвходовым, По первым входам нв сумматор-вычитатепь 15 всегда происходит передача содержимого регистра 5, по вторым входам - содержимое регистра 6, причем опе рация в ы пол няе м в я сумма тором-вычитатепем 15 над содержимым регистров 5, 6 и триггера 7, зависит от ее управпяюших входов, связанных с выходами двухбитного регистра 8, )рЕебавпение ипи вычитание единицы к и е 2-ому разряду сумматора-вычитатепя 1 5 осушествпяется с целью выпопнения депения нв два частичного результата, попучецного в резупьтате спожения ипи вычитания содержимых регистров 5 и 6. 11 епацие суммы)., = С(Ьа: (ь," где 1 - выход триггера 2;1. Сумматор 2) выполняет суммировцие содержимых регистров .Й и 19, т,е. зна чении 1 и М ) В 1)еу(ц)тате псълучяетГ сумма и перенос, которые постуцак 1 т я )О соответствующие регистры 34 и 3 5.Сумматоры 16 и 60 представляют собой 1+4 1-разрядные сумматоры, Г 1 упп - вые выракения, описываю)цие их состояния, имеют вил (2). 5Шифратор 61 на пять входов и два выхода, функционирует в соответствв с табл. 2, Он служит йпя выделения цифры промежуточного результата в квязикацонической системе счисления, Если с), Ь,с 20 д и е представляют собой входь) шифратора 61 (т.е, выходы четырех знаковых и одного значашего разряда сумматора 60, то выходы Е и ) шифратора 6 З определяются выражениями д 1:с 1 ЬсВе м сгЬсде ч сЪсс 3 е ч оэсде с:с)(Ьсде ч с(ЪсйеВЪсде ч с 1 Ъсде) ч с(Бсс 3 е . (еРеверсивный счетчик 46 служит дпя вычисления суммы рязряйов ойного веса в процессе вычисления суммы произведений,На вход сумматора 62 пойаются три числа, а на выходе получаем сумму и35 перенос, Он служит йпя суммирования результатов, полученных на выходе всех реверсивных счетчиков 46,Испрпьзование четырех знаковых разрядов при представлении чисел обусловлено тем, что значение частичного произведения может превышать значение 3, ГРи использовании двух ипи трех знаковых разрядов после сдвига впево это значение искажаетгя,4)5Таблица 2) р и м е ч а н и е, 1:1 тябп. - це показаны некоторые возмож)пяе комбинациияти старих разрядов сумматора 60,которые будут свидетельсвовать о переполнении разрядной сетки, (.; цепью упрощения предлагаемого устройства этиситуации не рассматрива)ется,Разность регистров частичных остатков, переносов равна 1+ 1), где и - эторазрядцость операндов и их регистров.Устройство работает спедуюшим образом,Работа кажйого 1 -го блока протекает за четыре такта, поэтому используются четырехтактовые шины 63 -661, Причем на шины 63 и 661 поступают синхроимпупьсы СИ 1, на шины 641 и 661сицхроимпупьсы СИ 2,Операнды имеют формат;К;) .; (1е 1 ее ,е),где еее,е - дро 1 наячасть операнда, Й 1 - знаковый разряд)(;и Ь;- управляюшие разряды, Обозначим разряды операндов через в)С,гйе- номер разряда в операнде; ) - номер операнйа в последовательности произведения О)(с(хс1. 1 поступает во. Х"вход триггера 8; значение 1,; -1 указывает на то, что операнд с); является1последним из произвеЬенкяс) 11с) 1 Ч х с"3" х с(1 ) 1)В остальных случаях ),; = О и К; поступает на вход триггера 1.О, 1 случае,когда К 1 = 1, с(1 является последним опе