Опреративное запоминающее устройство

(п) 45 204 Свюв Советских Социапистических Республик. Видоменко, А Государственное союз по проектирован ТИВНОЕ ЗАПОМИНАЮ 1 Ц УСТРОЙСТВО 4) О обычном адресном но из-за того, что ота только с яче 1 т дельными двоичнь Изобретение относится к области вычислительной техники, а именно к организации памяти ЭВМ, которая преимущественно может быть использована в автоматизированных системах обработки данных (АСОД).Известны оперативные запоминающие устройства (ОЗУ), в которых необходима выборка вторичных массивов информации из первичных 11.Наиболее близким по технической сущности к изобретению является оперативное запоминающее устройство, содержащее блок управления, выходы которого соединены с входами накопителя, адресные шины и шину управления 121.При решении информационно-логических задач практически всегда возникает необходимость в организации вторичных массивов из первичного, что приводит к более эффективному решению задач данного типа. Организация вторичных массивов на оперативных запоминающих устройствах предусматривает дублирование первичных записей или формирование массивов поисковых ключей с запоминанием индексов соответствующих записей первичного массива, что вызывает большие затраты памяти для организации хранения этих массивов, так как иной организации хранения 10 устр адре срав го п адре 15 ны 1ГосУдаРстеенный комитет (23) ПриоСССР ыбкин, В. И, Сидоров и А. М. Сечин е конструкторско-технологическое бюр счетных машин и Опытный завод вторичных массивов в ОЗУ достичь невозмож нем обеспечивается ра ками памяти, а не с о 5 ми разрядами. Целью изобретения является повышениеинформационной емкости устройства,Поставленная цель достигается тем, чтоойство содержит блок памяти, счетчик са, регистр, блок коммутации, схему нения и дешифратор, выходы котороодключены к одним выходам счетчика са, другие выходы которого подключе-адресным шинам блока памяти, авходы счетчика адреса подключены соответственно к адресным шинам и шине управления, выходы дешифратора подключены к соответствующим управляющим вхо дам регистра и блока коммутации, выходкоторого подключен к входу схемы сравнения, выход схемы сравнения подключен к шине управления, информационные входы регистра подключены к шинам считывания блока памяти, а выходы регистра подключены к шинам записи блока памяти и информационным входам блока коммутации.На чертеже изображена структурнаясхема оперативного запоминающего уст ройства.10 3Оперативное запоминающее устройствосодержит оперативную память для хранения вторичных массивов (не показана), арифметико-логическое устройство (АЛУ) 1 процессора ЭВМ, предназначенное для выполнения различных операций над двоичной информацией, и устройство 2 центрального управления (УЦУ) процессора ЭВМ, которое формирует последовательности управляющих сигналов.Кроме того, оперативное запоминающее устройство содержит память для хранения первичного массива, которая включает в себя основной блок памяти, состоящий из накопителя 3 и блока 4 управления, и блок памяти (флаговая память), состоящий из накопителя 5 и блока б управления. Каждому двоичному разряду флаговой памяти соответствует строго определенная ячейка основного блока памяти, Группа двоичных разрядов флаговой памяти, представляющих все записи первичного массива, образует флаговую зону, число ячеек которой определяется формулойЮН =- епИег- + 1, г,ргде У - число записей первичного массива;гф - разрядность флаговой памяти.Число зон К определяется числом вторичных массивов, одновременно хранящихся в памяти ЭВМ, и определяет объем флаговой памяти, Единица в двоичном разряде флаговой памяти означает принадлежность соответствующего элемента первичного массива к данному вторичному массиву; нуль означает, что соответствующий элемент первичного массива не входит в данный вторичный массив.Кроме того, в состав оперативной памяти входят счетчик 7 адреса, дешифратор 8, регистр 9, блок 10 коммутации, схема 11 сравнения, адресные шины 12, шина 13 управления, шины 14 считывания и шины 15 записи.На счетчик 7, разрядность которого п=еп 11 ег(1 одМ+1), поступает код адреса опроса из АЛУ 1 процессора. Младшие т=1 ос 1 ггФ разрядов кода адреса со счетчика 7 дешифрируются на дешифраторе 8, Выходы дешифратора 8 соединены с управляющими входами регистра 9 и блока 10 коммутации, так, что имеется однозначное соответствие каждого выхода дешифратора 8 определенному входу регистра 9, т, е. номеру триггера, и блока 10 коммутации, что позволяет повысить информационную емкость устройства.Устройство работает следующим образом.Запись и выборка элементов первичного массива по адресу, задаваемому процессором без анализа принадлежности элементов первичного массива какому-либо вторичному массиву, осуществляется анало 15 20 30 35 40 45 50 55 60 65 гично записи и считыванию информации в обычном адресном ОЗУ.Запись элемента первичного массива во вторичный массив или исключение его из вторичного массива путем записи или стирания в соответствующем адресе накопителя 3, задаваемом процессором, соответствует бите информации флаговой памяти, При этом спрашивается ячейка флаговой памяти, код адреса которой составляется из кода номера вторичного массива задаваемого УЦУ 2 процессора и кода старших (г - т) разрядов адреса спроса. Содержание опрошенной ячейки флаговой памяти пересылается в регистр 9. Дешифратор 8 преобразует позиционный двоичный код т младших разрядов адреса в унитарный, который устанавливает соответствующий триггер регистра 9 в единичное или нулевое состояние в зависимости от команды, Затем содержание регистра 9 записывается во флаговую память по тому же адресу.Выборка элементов любого из вторичных массивов без указания адреса опроса накопителя 3 осуществляется посредством анализа битов соответствующей зоны флаговой памяти. При этом вывод элементов первичного массива, входящих в данный вторичный массив, идет в порядке возрастания значений адресов, по которым элементы записаны в накопителе 3. Г 1 ервый адрес опроса флаговой памяти при выполнении данной команды определяется только кодом номера вторичного массива (старшие разряды), так как счетчик 7 адреса в начальный момент обнуляется, т. е. сначала спрашивается первая ячейка флаговой памяти, Содержание ячейки пересылается в регистр 9. Затем на схему 11 сравнения через блок 10 коммутации пропускается информация с того триггера регистра 9, номер которого присутствует на выходе дешифратора 8. На одноразрядной схеме 11 сравнения информация с триггера сравнивается с единицей и в случае успешного сравнения опрашивается накопитель 3 по адресу, код которого снимается с выходов счетчика 7 адреса, и считанная информация выдается в АЛУ 1 процессора с одновременной выдачей результата анализа со схемы 11 сравнения в УЦУ 2 процессора. При следующем запросе от УЦУ 2 процессора значение счетчика 7 увеличивается на единицу и аналогичный анализ производится над следующим разрядом регистра 9. Если сравнения не произошло, то значение счетчика 7 адреса увеличивается на единицу и анализируется очередной разряд регистра 9.После анализа крайнего слева разряда регистра 9 значение счетчика 7 адреса увеличивается на единицу (после несравнения или нового запроса от процессора), опрашивается следующая ячейка данной зоны флаговой памяти и процесс продолжаетсядо выхода на границу зоны, т, е, на анализ крайнего левого двоичного разряда последней ячейки зоны. После этого анализа процесс выполнения операции прекращается и команда снимается. 5Выборка элементов вторичного массива, номер которого задается УЦУ 2 процессором, осуществляется с заданием адреса основного блока памяти, с которого необходимо начать вывод. 1 ОПри этом вывод элементов первичного массива, входящих в данный вторичный массив, идет либо в порядке возрастания их адресов в накопителе 3, либо в порядке убывания до верхней или нижней грани 15 зон флаговой памяти в зависимости от направления просмотра.Отличие данной операции от предыдущей заключается лишь в том, что просмотр зоны начинается не с крайнего правого бп та первой ячейки данной зоны, а с бита, определяемого кодом адреса опроса, задаваемого процессором и, кроме того, задается направление просмотра зоны, т. е. либо влево, как в предыдущей операции, ли бо вправо с аналогичным анализом значений двоичных разрядов и переходами от ячейки к ячейке с выходом соответственно на верхнюю или нижнюю границы зоны, номер которой задается УЦУ 2 процессора. зоФормула изобретенияОперативное запоминающее устройство, содержащее блок управления, выходы которого соединены с входами накопителя, адресные шины и шину управления, отлич а ющ ее с я тем, что, с целью повышения информационной емкости устройства, оно содержит блок памяти, счетчик адреса, регистр, блок коммутации, схему сравнения и дешифратор, выходы которого подключены к одним выходам счетчика адреса, другие выходы которого подключены к адресным шинам блока памяти, а входы счетчика адреса подключены соответственно к адресным шинам и шине управления, выходы дешифратора подключены к соответствующим управляющим входам регистра и блока коммутации, выход которого подключен к входу схемы сравнения, выход схемы сравнения подключен к шине управления, информационные входы регистра подключены к шинам считывания блока памяти, а выходы регистра подключены соответственно к шинам записи блока памяти и информационным входам блока коммутации,Источники информации,принятые во внимание при экспертизе 1. Майоров С. А. и Новиков Г. И, Принципы организации цифровых машин, Л., Машиностроение, 1974, с. 360 - 396.2. Крайзмер Л. П. и др. Ассоциативные запоминающие устройства. Л., Энергия, 1967, с, 18 - 19.Составитель В. Гордоиоваедактор Н, Суханова Техред А. Камышиикова Корректор 3. Тарасоваказ 2632/1 О Изд.139 Тираж 680 Подпис НПО Государственного комитета СССР по делам изобретений и открытий 113035, Москва, Ж, Раушская наб., д. 4/5 пография, пр. Сапунова, 2