Устройство управления доступом к памяти для обмена массивами данных в многопроцессорной системе

:,.ГГ,":.Г 11- И:.Ы) ЖОПИСАНИЕ ИЗОБРЕТЕНИЯК А ВТОРСКОМУ СВИДЕТЕЛЬСТВУ ГОСУДАРСТВЕННЫЙ КОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОТНРЫТИЯМПРИ ГКНТ СССР(54) УСТРОЙСТВО УГ 1 РАВЛЕНИЯ ДОСТУГ 1 ОМ К ПАМЯТИ ДЛЯ ОБМЕНА МАССИВАМИ ДАННЫХ В МНОГОПРОЦЕССОРНОЙ СИСТЕМЕ(57) Изобретение относится к вычислительной технике и предназначено для работы в мультипроцессорной системе обработки данных, использующей общую информационную шину для достугпа к общим ресурсам,801633418 А 1 2в частности к общей памяти группы процессоров или итемы в целом. Цель изобретения - повышение производительности многопроцессорной системы за счет уменьшения времени работы с общей шиной процессора и интенсивности обращения к ней. Устройство содержит блок 1 дешифрации, блок 2 регистров-счетчиков, блок 3 управления, коммутатор 4 управления, коммутатор 8 адреса, коммутатор 9 данных, блоки 37 и 38 внутренней и внешней памяти. Устройство дополнительно содержит мультиплексор 12, схемусравнения, регитр-счегчикО, коммутаторы 5. 6, формирователь 7 импульсов, триггер 13, элементы ИЛИ 14,15, элементы И 16 - 20. Это позволяет исключить буферизацию передаваемых из памяти-источника к памяти-приемнику данных, что уменьшает время загрузки массива за счет уменьшения интенсивности обращения процессора к огнцей шине. 3 з.п. ф-лы, 5 ил.Изобретение относится к вычислительной технике и предназначено для работы в мультипроцессорной системе обработки данных, использующей общую информационную шину для доступа к общим ресурсам, в частности к общей памяти группы процесоров или системы в целом.Целью изобретения является повышение производительности многопроцессорнои системы за счет уменьшения времени работы с общей шиной процессора и интенсивности обращения к ней.На фиг. 1 приведена функциональная схема устройства; на фиг, 2 - 4 - функциональные схемы блоков дешифрации, регистров-счетчиков и управления соответственно; на фиг. 5 - временная диаграмма работы устройства.Устройство (фиг. 1) содержит блок 1 дешифрации, блок 2 регистров-счетчиков, блок 3 управления, коммутатор 4 управления, коммутаторы 5 и 6, формирователь 7 импульсов, коммутаторы адреса 8 и данных 9, регистр-счетчик 10, схему 11 сравнения, мультиплексор 12, триггер 13, элементы ИЛ И 4 и 15, элементы И 16 - 20, первый 21 и второй 22 информационные входы-выходы устройства, адресный вход 23 устройства и адресный вход-выход 24 устройства, вход 25 признака режима устройства, вход 26 признака памяти устройства, вход 27 признака обращения устройства, вход-выход 28 признака режима устройства, вход-выход 29 признака памяти устройства, вход-выход 30 признака обращения устройства, вход- выход 31 признака прямого доступа устройства, вход-выход 32 системной готовности устройства, внешний синхронизирующий вход 33 устройства, выход 34 запроса магистрали устройства, выход 35 готовности устройства, вход 36 разрешения захвата магистрали устройства, а также блоки внутренней 37 и внешней 38 памяти.Блок 1 дешифрации (фиг. 2) содержит дешифратор 39, триггеры 40 и 41, счетчик 42, элементы И 43 - 45 и элемент ИЛИ 46.Блок 2 регистров-счетчиков (фиг. 3) содержитт регистры-счетчики 47 и 48.Блок 3 управления (фиг, 4) содержит регистр 49 сдвига, коммутатор 50, триггер 51, формирователь 52 импульсов, элементы И 53 и 54 и элемент ИЛИ 55.Устройство работает следующим образом.При всяком обращении на адресном входе 23 устройства установлен код адреса, иа входе 25 признака режима устройства сигнал, определяющий направление передачи слова, на входе 26 признака памяти устройства - сигнал, интерпретируюший код адреса в качестве положения ячейки памяти или номера устройства ввода-вывода, на входе 27 признака обращения устройства сигнал обращения, формирование которого производится на такт ранее сигнала иа входе 25, а снятие - одновременно с оконча 50 55 5 10 15 20 25 30 35 40 45 нием последнего. Перед обрацением, реализующим обмен данными ио каналу прямого доступа, в устройстве программно осуществляется последовательная запись величин, задающих адрес начальной ячейки для занесения массива информации, длину массива и признак режима параллельного об. мена. Запись первых двух указанных величин производится соответственно в регистры- счетчики 47 и 48. При этом на входах "5 и 26 задаются активные низкие уровни сигналов, на входе 27 - высокий, а на адресном входе 23 - од, старшие позиции которого воз действуют на элемент И 43 и вызывают на го выходе сигнал низкого уровня, что совместно с кодом группы младших разрядов адресного входа 23 ириндет к активизации первого, а затем и второго выходов дешифратора 39, сигналы с которых используются как импульсы занесения информации соответственно в регистры-счетчики 47 и 48. При этом значения, записываемые в указанные регистры-счетчики 47 и 48, определяются состоянием первого информационного входа- выхода 21.,Третий выход дешифратора 39 предназначен для указания режима обмена массивом данных по каналу прямого доступа и активизируется аналогичным образом перед выполнением обращения, реалищуюшим чтение первого эчемента массива из блока 38 внешней памяти. Появлеиина третьем выходе дешифратора 39 импульса. поступающего на единичный вход триггера 41, установит на инверсном выходе последнего активный уровень Лог. О, что вызывает подключение через мультиплексор 2 к выходам регистра-счетчика 47 адресных ли. ний блока 37 внутренней памяти, тем самым задавая на них адрес начальной ячейки для занесения информации, а через элемент И 18 определяет наличие уровня Лог. О (признака режима записи) на управляющем входе записи/чтения блока 37 внутренней иа мяти.Сигнал низкого уровня на третьем выходе дешифратора 39 является также импульсом записи информационной константы в счетчик 42, который работает в вычитаюшем режиме и предназначен для задания временного интервала ожидания. Введение счетчика 42 позволяет принять участие в ре жиме обмена массивом данных ио каналу прямого доступа большему числу процессоров системы. Высокий уровень сигнала на прямом выходе григгера 41 при наличии Лог. 1 на выходе счетчика 42, установленной в резуль. тате записи информационной константы. разрешит в следующем цикле обращения (чтения из блока 38 внешней памяти) прохождение синхроимпульсов с входа 33 чрез элемент И 45 на счетный вход счетчика 42. Появление Лог.на входе 27 в цикле чтения из блока 38 внешней памяти перс 1633418ключи г триггер 40 готовности в соответствии с состоянием информационного входа в состояние Лог. О, что через элемент И 20 установит заирещающии низкии уровень сигнала на выходе 35 готовности, который, будучи воспринятым в такте перел реализацией чтения, запретит изменение состояний адресного входа 23 и всех управляющих входов 25 - 27 ны требуемое число тактов, необходимые для завершения обмена.1 о истечении заданного временногс интервала ожидания на выходе счетчика 42 устанавливается Лог. О, запрещающий дальнейшее прохождение синхроимиульсов на счетный вход последнего и снимающий через элемент ИЛИ 46 блокировку на четвер- )5 том входе элемента И 44, что определит появление активного сигнала уровня .1 ог.на выходе 34 запроса магистрали.В ответ на этот сигнал запроса от систмного арбитра магистрали (не приведен) в 20 соответствии с заданной сисемой приоритетов на вход 36 разрешения захвата магистрали поступает высокий уровень, который открывает коммутаторы 4 6 и 8, воздействуя на их управлявшие входы, и коммутатор 9 данных, воздействуя ны его вто 25 рой управляющий вход через элемент ИЛИ 14. В результате на адресном входе-выходе 24 устроиства и на выходах 28- - 30 установятся копии состояний соответствукших входов 23 и 25 - 27, а коммутатор 9 дынных в соответствии с состоянием первого управляющего входа, определяемом наличием Лог 1 на входе 25, осуществляет передачу данных с второго информационного входа-выхода 22 ны первый информационныи ВхОд-ВыхОд 21 устроиствд. КОммУ таторы 4 - 6, 8 и 9 открыты до тех иор, пока не закончится текуций цикл обращения к блоку 38 внешней памяти, д.ительность которого регулируется интервалом наличия сигнала низкого уровня на Выходе 35 готовности устройства, определяемом в рас сматриваемом случае состоянием триггера 40. В дальнейшем, по причине зав ршения цикла обращения, снятие признал;. режима чтения воспринимается с входа 25 арбитром магистрали, который устанавливает нд входе45 36 разрешения захвата магистрали уровень Лог. О, закрывая все коммутаторы,Коммутатор 4, передавая на выходы 28 - 30 состояния соответствующих входов, вызывает переключение элемента И 53 из состояния Лог. О ца противоположное, в результат чего открывается коммутатор 50, задавая теперь состояние вхола-Выхода 32 системной готовности, а формирователь 52 импульсов вырабатывает сигнал, являющийся импульсом записи в регистр- счетчик 10 адреса первого элемента считы Выемого массива в блоке 38 внешней памяти.11 о ниспадающему фронту этого же импульса триггером 51 на информационном входе регистра 49 сдвига установит:я Высокий у ровень сигнала, разрешыюшии рыбо.у последнего. Выходы регистры-счетчика 48 исиользу. ются ири формировыци;игиылов необхсдимой длительносги, требуемых для уирдьления выборкой блока 38 Внешней памяти. для управления счетным вхо,дсм регистрдсчетчика 10 и;для управления Входом-вь- ходом 32, который рз э емен И 9, ИЛИ 15, И 17 зддает сосгояние Входа Управления Выборкой блока 37 внутренней памяти, череэлсмс нт И 16 - счетноп входа регистров-счтчиков 47 и 48.Таким образом, при наличии цд управляющем входе записи,/чтния б;нкы 38 внешней памяти рызрешыкддего уровня режимы чтения, установленного цд весь цикл обращения первым выходом коммугдт,ры 4 уи. равлсния, на входе управления выбсркой устанавливается разрсшыюидий сигнал сервого выхола регистры 49 слви а, на а,дресном Вхоле - адрес первого элмецты переедьлыемоо массивы дынных с выходы регцстрысчетчика 10, который исвторяс т состояние адресного входа-выхода 24 в активном интервале обращения лля приемы колы адрссы первой ячейки В цикле чтения массивы информации в режиме прямого доступы, а В дальнейшем, ири передаче остальных элементов, работающих В счетном режиме, происходит чтецис перво о зле мен гы массивы дынных из блоки 38 внешнейымяти. Считанная информация Вьстывгяс гся ца Втором информационном входдс-выхо дс 22 и через двунаправленныи коммутатор 9 данных ис 1 сдаЕтея На ИЕрВЫй ИифОрМВВИОНВЫИ ВХОЛ- выход 21 устройства, огк,лд потупаг ны информационный вхо,д.выхол блока 37 внутренней памяти, на адресном Входе которого уже находится длес начальной ячеики лля занесения массива, на уиравляющм Вхоле записи/чтениянизкий уровень режимы записи с выходы элсмен ы И 8, ы ны вхоле управления выборкой сигнал с выхолд элемегга И 7, в соответсгвии с которым производится запись пересылаемой информации по указанному ад;есу.Для формирования повторных обрыгцений В блок 38 внешней памяти блок 3 управления обеспечивает обращение лля Возрастаюцей иослеловательносги адресов сгелуюшим образом. Наличие низкого активного уровня ца входе.выходе 31 признака прямого доступа устройсгва через элементы И 54, ИЛИ 55 представляет возможность регистру 49 сдвига после каждого переданного байта данных формировать сигналы ирирапения регистров-счетчиков 10. 47 и 48, в соответствии с которыми изменяются адреса источника, приемника информации и длина передаваемого массива. В остальном пересылка всех последующих элементов осуцествляется аналогично пресылкс первого элемента массива данных. 1 ри передачепредпоследнего элемента массива регистр- счетчик 48, содержащий первоначальную длину массива и работающий в вычитающем режиме, на выходе переноса формирует импульс, который, поступая на единичный вход триггера 40, установит его прямой выход в состояние Лог. 1, снимая тем самым блокирующий уровень Лог. О на первом входе элемента И 20. В результате при окончании теку(цего импульса отрицательной полярности на входе-выходе 32 элементом И 20 установится разрешающий уровень на выходе 35 готовности устройства, который, будучи воспринятым, разрешает выполнение следующего такта рассматриваемого обращения - реализацию чтения, в котором осуществляется передача последнего элемента пересылаемого массива данных. Г 1 о его завершении изменяются состояния всех управляющих входов 25 - 27, что свидетельствует об окончании данного обращения к блокч 38 внешней памяти,Вьгше представлено описание работы уст)ойства, получившего разрешение от арбитра чагистрали (наличие высокого уровня) на входе 36 разрешения захвата магистрали) в случае передачи массива информации в режиме прямого доступа между блоками внешней 38 и внутренней 37 памяти.В многопроцессорных конфигурациях кажльгй активный функционально олноролный элг мент-процессор, способный по собственной инициативе и асинхронно в системе выполнить поиск работы, реорганизацикг управляющих таблиц, управляющей информации и обмен данными с обшедоступнычи започинающичи устройствами - включает указанные функциональные узлы 1, 2, 7, 9, 1 20 и 37 с конечными элементами 4 - 6, 8 и 9 и способен при обменах задать состояние управляющих входов 2527.В многопроцессорной системе, состоягцей из х процессоров, таких устройсгв содержится М и при необходимости возмож. но совмещение двух и более обменов лля отдельных устройств, что знацительно уменьшает интенсивность обращения к общей шине; при этом одно устройство работает в активном режиме, а все остальные - в пассивном (т,е. без получения разрешения обгцей шины), Для обеспечения совмещения обменов при установке активным устройством на управляющем входе-выходе 31 признака режима прямого доступа, в кажлом из устройств формирователь 7 импульсов вырабатывает импульс, являющийся управляюгцим сигналом схемы 11 сравнения, в течение интервала активности этого сигнала сх- мой 11 сравнения осуществляется сравнение адресных кодов, находящихся на адресном входе 23 устройства и на алресноч вхолевыходе 24 устройства, а также сравниваюгся состояния входа 25 и входа-выхода 28.11 ри совпадении указанных кодов, котороеФорму,га изойрегенггя 50 55 5 10 15 20 25 30 35 40 45 возникает при требовании аналогичного обмена другими подобными устройствами системы до начала обмена в олпом (активном) из них, на выходе схемы 11 сравнения пассивного устройства появляется импульс, который, поступая на информационный вход триггера 13, по ниспадающему фронту сигнала с выхода формирователя 7 импульсов установит на прямом выходе триггера3 чровень Лог. 1, который, в свою с:герль, через элемент ИЛИ 14 опрелелит акгивно состояние второго управчяюгцего вхола коммутатора 9 данных, снимет через элемент И 44 сигнал запроса магистрали на выхо,ц 34 и через элемггг И 16 обеспечит ггосттг ление счетных импульсов на счетный вход блока 2 регистров. счетчиков. Гаким обра зом, в устройствах системы, чсневших вь- ставить требование аналогично обмена массивом данных ло начала обмена в акгивном устрой ве, на управляющих вхолах ус, ройства устанавливаются уровни, обеи- чивающие работу данных устройств в ука занном режиме; далее обмен массивом информации осуществляется так же, как и в активном устройстве.Временные диаграммы (фиг 5) иллюстрируют работу предлагаемого устр йства (цикл чтения) в режиме прямого доступа. Ьлок 38 внешчей памяти при эточ выцолняет операцию ггния, а блок 37 внугрепней памяти - операцию записи.Операция одиночного чтения из блока 38 внешней памяти соотвгствует пердаче первого элемента массива в ржиче прямого доступа. Отличие состоит в том, что считанная информация принимается в микропроцессор, а не в блок 37 внхтргпгеи памяти, работа которого в этом слуцае блокирутся элементом ИЛИ 15. Г 1 ри операции одиночной записи в блок 38 внешней памяти наличие сигнала низкого уровня на вхо. ле 25 обусловит изменение направления передачи коммутатора 9 данных (с вхолавыхода 21 на вход-выход 22), а низкий уровень входа. выхода определит по состоянию вхо,г КЕ режим записи лля блока 38 внешней памяти.Одиночные обращения чтение/запись) к блоку 37 внутренней памяти выполняются процессором. В этом случае инфорчацион. ные, адресные и управляющие сигналы для памяти традиционно определяются состояним входов 21, 23, 25 - 27. 1. Устройство управления доступом к па. мяти для обмена массивами данных в многопроцессорной системе, содержагцее блок дешифрации, блок регистров-счетчиков, блок управления, коммутатор управления, комютатор адреса, коммутатор данных, блоки внутренней памяти и внешней памяти, прицс ч первый информационный вхол-выход устрой.ства подключен к первому информационному входу-выходу коммутдтора лацных и к информационному входу блока рсч ис гров- счетчиков, первый и норой Входы зацессния которого соответс твенно соединены с первым и вторым упрдвляюшичи выходами блока дешифрации, группа разрядов пер. вого информационного вода которого подключена к разрядам здресногс Входа устройства, который соединен с информационным входом коммутатора адреса, информационный вход-выход которо о соединен с адресным входом-выходом устройства, входы- выходы признаков режима, памяти и обращения устройства подключены к соответствующим информационным Выходам комчхтатора управления, из которых лвд последних соответственно ссхли иены с Входом признака памяти и входом признака Обращения блока управления, вход синхронизации которого подключен к Вцепгцемх сицронизирующему входу устройства, упрдвля. юший вход коммутатора управления соединен с одноименным входом коммутатора адреса, а соответствующие информационные входы коммутатора управления полклкнены к входам признаков режича, пдмяти, обращения устройства, с когорычи соединены одноименные входы блока дешифрации, первый управляющий вход коммутдторд ланных соединен с Входом признака рс жима устройства, второй информационный ВхолВыхОд - с информационным Вхо 1 О м -выходом блока внешней памяти и с вторым информационным входом-выходом устройства, отличающееся тем, что, с цсльн; поньцпсния производительнол и мцогопронцессорной системы за счет уменьшения времсци работы с общей шиной процессора и ицтенсивцосги обращения к ней, в него введены мультиплексор, схема сравнения, регисгр.счетчик, коммутаторы, формирователь импульсов, триггер, элементы ИЛИ, элементы И. причеч первый информационный вход-Выход устройства подключен к входу соответствующих разрядов второго информационного вхолд блока дешифрации и к информ;,ионному входу-выходу блока внутреннеи;.дмяти, адресный вход которого соелинец с информационным выходом мультиплексора, первый информационный вход которого ссединец с информационным выходом блока регистров счетчиков, а второй информационный вхол соединен с адресным входом устройства и с первым входом первой группы вколов схемы сравнения, второй вход первой группы входов которой подключен к входу признака режима устройства, второй вхол Второй группы Входов - к входу-выходу признака режима устройства, первыи вход второй группы входов - к информационному вы. ходу коммутатора адреса, управляющий вход которого соединен с одноимеццычи вхолами первого и второго коммутаторов, Вхолоч разрешения захвата магистрали устройства 5 10 15 20 25 30 35 40 45 50 55 и первым Входом первого элемецтд 1,11, выход которого соединен с Втсрыч хпрдвляюшим входоч коччутаторз данных, первым входом первого элемента И и псрвым упрдвляюсцим Входом блока лешифрации, второй вход первого элечентд И,1 И псслклн- чен к прямому выходу первого трип ерз, синхроцизируюший вход которого соединен с управляющим входоч схемы сравнения и с выходом формирователя им ихльсов, информационныйй вхол триггера соелинен с выхолоч схемы сравнения, з Вход установки нуля с вхоЛОм признака обрзсцения устройства и первым входом второго элемен. гд И, второй вход которого соединен с входом признака памяти устройства, а Выхол - с входом управления выборкой блока внутренней памяти, управляющий вхол записи- чтения которого подключен к выходу третьего элемента И, первый вход которого соелинен с вхолом признака режима устройства, х правляюший вход мультиплексора подключен к выоду признака прямого доступа блока дешифрации, второму входу третьего элемента И, первому инверсному входу четвертого элемента И и к информационному Входу первого коч мутатора, информационный выход которого соединен с входом-выходом признака прячого доступа устройства, инверсным входом формирователя импульсоц и Вхолом призндка прячого доступа блокд управления, выход готовнснти которого соединен с входом-Выходом системной готовности устройствд, информационным Входом второго комму г дторд, вторым ВхоЛом первого элемента И и вторым Входом четвертого элемента И, выход которого соелинен с первым в.содом второго элемента И,1 И, выхол которого полклнтчец к третьему Вхолу второго элсмента И, а второй Вход - к выхолу признака внешнего обрагцения блока дешифрации, выод готовнсссти которого соединен с первым входом пятого элемен. тд И, выход которого подключен к выхолу готовности устроиствд, второй вхол соединен с информационным выходом второго коммутатора, третий инверсныйвход - с выходоч запроса магистрали устройства и выходом запроса магистрали блока Дешифрации, Вход синхронизации и второй управляющий вхол которого соединен соответственно с внеш. цич сицхроцизируктшич вхолом устройства и с управляющим выходом блока регистров-счетчиков, счетный вхол которого полклнзчен к Выхолу первого элечента И, длресный вход-Выхол устройствз соелицец с информационным Входом регистра-счетчикд, счетный и управляющий вхолы которого подключены ссмтветственно к первому и Второму выходам блока управления, выхол регистрд.счетчика подключен и длрссномх входу блока внешней пачяти, упрднляксщий вход записи-чтения которого сжлицсц с Вхолоч-выходом признака рсжичз устройства, д Вхол управления Выборкой соелинец свыходом управления выборкой внешней памяти блока управления,2. Устройство по и. 1, отличающееся тем, что блок дешифрации содержит дешифратор, два триггера, счетчик, три элемента И, элемент ИЛИ, первый и второй стробирующие входы дешифратора соединены с входами признаков режима и памяти блока, младшие разряды первого информационного входа которого соединены с адресными входами дешифратора, а старшие разряды первого информационного входа блока соединены с входами первого элемента И, выход которого соединен с информационным входом дешифратора, выходом признака внешнего обращения блока и первым инверсным входом второго элемента И, второй вход которого подключен к входу признака обращения блока, синхронизирующему входу первого триггера и первому входу третьего элемента И, второй вход которого соединен с прямым выходом второго триггера, информационный вход которого соединен с входом уровня логического нуля блока, сицхронизирующий вход второго триггера подключен к первому управляющему входу блока и третьему инверсному входу второго элемента И, а единичный вход установки соединен с третьим выходом дешифратора и входом записи счетчика, информационный вход которого соединен с вторым информационным входом блока, а счетный вход с выходом третьего элемента И, третий вход которого подключен к входу синхронизации блока, выход готовности и второй управляющий вход которого соединены с прямым выходом и единичным входом установки первого григгера ссютветственцо, информационный вход которого подключен к инверсному выходу второго триггера, выходу признака прямого доступа блока и к первому входу элемента ИЛИ, второй инверсный вход которого соединен с выходом счетчика и четвертым входом третьего элемента И, выход элемента ИЛИ соединен с четвертым входом второго элемента И, выход которого соединен с выходом запроса магистрали блока, и первый и второй управляющие выходы которого соединены с первым 5 1 О 15 20 25 30 35 40 и вторым выходами дешифратора ссютветственно.3, Устройство по п. 1, отличающееся тем, что блок регистров-счетчиков содержит два регистра-счетчика, информационные входы которых подключены к информационному входу блока, информационный выход которого соединен с выходом первого регистрасчетцика, счетный вход которого соединен со счетным входом второго регистра-счетчика и со счетным входом блока, первый и второй входы занесения которого подключены к управляющим входам первого ц второго регистров. счетчиков, выход переноса второго регистра-счетчика является управляющим выходом блока.4. Устройство по и. 1, отличающееся тем, что блок управления содержит регистр сдви га, коммутатор, три ггер, форм ировател ь импульсов, два элемента И, элемент ИЛИ, первыЙ инверсный вход которого соединен с управляющим входом коммутатора, единичным входом установки триггера, входом формирователя импульсов и ьыходом первого элемента И, первый и второй входы которого соединены с входом признака памяти и входом признака обращения блока, второй управляющий выход которого подключен к выходу формирователя импульсов и к синхроцизирующему входу триггера, информационный вход которого соединен с входом уровня логического нуля блока, инверсный выход триггера соединен с информационным входом регистра сдвига, вход установки нуля которого соединен с выходом элемента И;1 И, второй вход которого соединен с выходом второго элемента И, первый инверсный вход которого подключен к входу признака прямого доступа блока, второй вход - к трегьему выходу регистра сдвига, второй выход которого соединен с первым управляющим выходом блока и информационным входом третьего коммутатора, информационный выход которого соединен с выходом готовности блока, вход синхронизации и выход управ ления выборкой внешней памяти которого н дключены к синхронизируюшему входу и первому выходу регистра сдвига соответственно.( оставитель А. УТекред А. КравчукТираж 412 НИИПИ Государственного комитета по изобретениям и 1 3035, Москва, Ж -35, Раушская Производственно. издательский комбинатПатенг, г.ПрозриПДП рдзыетчаиаест ков Корректор А, Обручар Подписное м при ГКНТ СССР4,5ул, Гагарина, 10