Устройство для формирования адреса памяти

ОЮЗ СОВЕТСКИХОЦИАЛИСТИЧЕСКИХЕСПУБЛИК 1716525 9) Я 2 06 Е 12/04 ОБРЕТЕНИ САНИЕ АВТОРСКОМУ СВИДЕТЕЛЬСТВУ(56) Электронная вычислительная маЕС/Под общей ред, А,М. ЛариоМ.: Статистика, 1976, с, 82-90.Авторское свидетельство СССРМ 1577568, кл. О 06. Р 12/04,1989. й, И.В. Коин ов ГОСУДАРСТВЕННЫЙ КОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИПРИ ГКНТ СССР(54) УСТРОЙСТВО ДЛЯ ФОРМИРОВАНИЯ АДРЕСА ПАМЯТИ(57) Изобретение относится к вычислительной технике и может быть использовано в каналах ЭВМ для формирования адреса обращения к памяти. Целью изобретения является расширение функциональных воэможностей. Устройство содержит регистр 1 адреса памяти, сумматоры 2, 3, коммутаторы 4, 5 адреса, регистр 6 приращения адреса, регистр 7 модификации адреса, дешифратор 8, триггер 9, элемент ИЛИ-НЕ 10, Поставленная цель достигается путем введения новых элементов и связей, 1 э.п, флы,2 ил.Изобретение относится к цифровой вычислительной технике, в частности к устройствам формирования адреса памяти ЗВМ, и может быть использовано в каналах ЭВМ для формирования адреса обращения к памяти.Формат и структура информации обмена между ЗВМ и абонентами может изменяться в процессе обмена, Например, к одному каналу могут быть подключены абоненты, работающие по интерфейсу ЕС ЗВМ, но имеющие различные форматы информационных шин, В этом случае требуются средства оперативного изменения величины приращения адреса памяти. В то же время в процессе обработки информации обмена с абонентом часто возникает необходимость в ее сортировке, Например, при распределении последовательных элементов массива по нескольким подмассивам (такую процедуру будем называть расслоением массива) или и ри обьединении элементов нескольких массивов в один массив (такую процедуру будем называтьслиянием массивов). Эти процедуры обычно выполняются процессором ЗВМ с помощью программных или аппаратных средств, но и в обоих случаях требуют затрат определенного времени, экономия которого могла бы повысить реальную производительность ЭВМ.Известно устройство, содержащее сумматор, коммутатор адреса и блок управления, в котором используется принцип расслоения памяти,Недостатком такого устройства является отсутствие в нем средств для оперативного (программного) изменения кратности (величины) расслоения, что не позволяет использовать его для аппаратного выполнения процедур слияния и расслоения массивов информации,Наиболее близким к предлагаемому является устройство, содержащее регистр адреса, две группы коммутаторов адреса, регистр приращения адреса, две группы одноразрядных сумматоров,Недостатком прототипа является отсутствие возможности расслоения массива принимаемой информации и слияния массивов при выдаче информации абоненту.Цель изобретения - расширение функциональных возможностей устройства за счет реализации расслоения принимаемого массива информации и слияния выдаваемых абоненту массивов информации,Поставленная цель достигается тем, что устройство для формирования адреса памяти, содержащее регистр адреса, две группы коммутаторов адреса, регистр приращения адреса, две группы одноразрядных сумматоров, причем выходы суммы одноразрядных сумматоров первой и второй групп 5 соединены с первыми информационнымивходами соответствующих коммутаторов первой и второй группы, вторые информационные входы которых соединены с информационными входами устройства и 10 регистра приращения адреса, выходы коммутаторов первой и второй групп соединены с информационными входами регистра адреса, выходы которого соединены с выходами устройства и первыми входами одно разрядных сумматоров первой и второйгруппы, вторые входы одноразрядных сумматоров первой группы соединены с выходами регистра приращения адреса, вход переноса младшего одноразрядного сумма тора первой группы соединен с входом логического "О" устройства, вход переноса младшего одноразрядного сумматора второй группы соединен с выходом переноса. старшего одноразрядного сумматора пер вой группы, входы переноса остальных одноразрядных сумматоров первой и второй групп соединены с выходами переноса предыдущих одноразрядных сумматоров соответственно первой и второй групп, пер вый вход режима адресации устройстваподключен к первым управляющим входам коммутаторов первой и второй групп, входы синхронизации приема начального адреса и шага приращения адреса устройства под ключены к разрешающим входам регистраадреса и регистра приращения адреса, синхровходы которых подключены к синхровходу устройства, дополнительно содержит регистр модификации адреса, дешифратор, 40 триггер и элемент ИЛИ-НЕ, причем инфор. мационные входы устройства соединены свходами регистра модификации, разрешающие входы которого соединены с входами синхронизации приема значения модифи кации адреса устройства, синхровходы и выходы регистра модификации соединены соответственно с синхровходом устройства и с входами дешифратора, выходы которого соединены с вторыми входами одноразряд ных сумматоров второй группы, входы установки в "1" и "0" триггера соединены соответственно с вторым и третьим входами режима адресации устройства, инверсный выход триггера соединен с первым входом 55 элемента ИЛИ-НЕ; второй вход которогосоединен с выходом переноса старшего сумматора второй группы, выход элемента ИЛИ-НЕ соединен с вторыми управляющими входами первой группы коммутаторов, третьи информационные входы которых соединены с первыми входами одноразрядных сумматоров первой группы.В данном устройстве при единичном состоянии триггера имеется возможность выполнять модификацию старшей части 5адреса, оставляя неизменной младшую егочасть, до тех пор, пока не закончится обращение ко всем массивам памяти, количество которых определяется кодом в регистремодификации. Это позволяет осуществить 10расслоением принимаемого и слияние выдаваемых абоненту массивов информации.Укаэанные процедуры выполняются надэлементами, формат которых равен формату обмена. Однако формат сообщения абонента (элемента массива) может бытьбольше формата обмена. В этом случае ккаждому массиву памяти следует выполнить несколько обращений и лишь послеэтого перейти к другому массиву. 20С целью дополнительного расширенияфункциональных возможностей устройстваза счет реализации расслоения и слияниямассивов, элементы которых имеют формат,больший формата обмена с абонентом, в 25устройство вводятся регистр формата элементов массива, коммутатор переносов,второй триггер, второй элемент ИЛИ - НЕ иэлемент И, причем информационные входы.устройства соединены с информационными 30входами регистра формата элементов массива, разрешающие входы которого соединены с входом синхронизации приемаформата устройства, синхровход регистраформата элементов массива соединен с 35синхровходом устройства, выход регистраформата элементов массива соединен с управляющими входами коммутатора переносов, информационные входы которогосоединены с входами переносов одноразрядных сумматоров первой группы, а выход- с первым входом элемента И и вторымвходом второго элемента ИЛИ - НЕ, выход:которого соединен с вторыми управляющими входами коммутаторов второй группы; 45третьи информационные входы которых соединены с первыми входами одноразрядных сумматоров второй группы, входыустановки в "1" и "О" второго триггера соединены с четвертым и пятым входами режима адресации устройства, инверсный выходвторого триггера соединен с первым входомвторого элемента ИЛИ-НЕ, прямой выходвторого триггера соединен с вторым входомэлемента И, выход которого соединен с блокирующими входами коммутаторов первойгруппы,Существенным отличием предлагаемого устройства является наличие в нем регистра модификации, дешифратора, первого триггера и первого элемента ИЛИ-НЕ, а также возможность осуществления дополнительных процедур (расслоение принимаемого от абонента массива информации или слиянии выдаваемых из памяти абоненту массивов информации). При этом наличие в устройстве регистра формата элементов массива, коммутатора переносов, второго триггера, второго элемента ИЛИ - КЕ и элемента И обеспечивает воэможность выполнения тех же дополнительных процедур сортировки, но для массивов, формат элементов которых больше формата обмена с абонентомНа фиг. 1 приведена функциональная схема устройства для формирования адреса обращения к памяти ЭВМ, обеспечивающего расслоение и слияние массивов информации, формат элементов которых не превышает формата обмена с абонентом; на фиг. 2 - функциональная схема устройства,обеспечивающего расслоение и слияние массивов информации, формат элементов которых может превышать формат обмена с абонентом.Устройство (фиг. 1) содержит и-разрядный регистр 1 адреса памяти (РА), две группы из и-одноразрядных сумматоров адреса (Е), из которых в сумматоров 2 составляют первую группу, а и-в сумматоров 3 составляют вторую группу, две группы из и коммутаторов адреса (КА), из которых е коммутаторов 4 составляют первую группу, а и-а коммутаторов 5 составляют вторую группу, регистр 6 приращения адреса (РП), регистр 7 модификации адреса (РМ), дешифратор 8 (ДШ), триггер 9 (Тг) и элемент ИЛИНЕ 10.Информационные входы 11 устройства соединены с информационными входами регистров 6, 7 и вторыми информационными входами коммутаторов 4 и 5, выходы которых соединены с информационными входами регистра 1, выходы которого соединены с информационными выходами 12 устройства и с первыми входами сумматоров 2, 3, выходы суммы которых соединены с первыми информационными входами коммутаторов 4 и 5 соответственно. Первые входы сумматоров 2 дополнительно соединены с третьими информационными входами коммутаторов 4, Вход переноса младшего из сумматора 2 (Я 1) соединен с входом 13 логического "О" устройства вход переноса младшего из сумматоров 3 ( я+1) соединен с выходом переноса старшего одноразрядного сумматора 2 (-в), входы переносов остальных одноразрядных сумматоров 2, 3 соединены с выходами переносов предыдущих одноразрядных суммато 17165255 10 15 20 25 ЗС 35 40 50 55 ров 2, 3 соответственно, Входы 14, 15 синхронизации приема начального адреса и шага приращения соединены с разрешающими входами регистров 1 и 6 соответственно, входы 16 синхронизации приема значения модификации соединены с разрешающими входами регистра 7. Синхровходы регистров 1, 6, 7 соединены с синхровходами 17 устройства. Первый вход режима адресации 18 устройства соединен с первыми управляющими входами коммутаторов 4 и 5, второй и третий входы режима адресации 18 устройства соединены с входами установки в "1" и "0" триггера 9 соответственно. Инверсный выход триггера 9 соединен с первым входом элемента ИЛИ-НЕ 10, второй вход которого соединен с выходом переноса старшего из сумматоров 3 (Ь), выход элемента ИЛИ-НЕ 10 соединен с вторыми управляющими входами коммутаторов 4, Выход регистра 7 модификации соединен с входами дешифратора 8, выходы которого соединены с еторыми входами сумматоров 3,Дополнительно устройство (фиг. 2) содержит второй триггер 19, второй элемент , ИЛИ-НЕ 20, элемент И 21, регистр 22 формата элементов массиве (РФ) и коммутатор 23 переносов (КП). Информационные входы . 11 устройства соединены с информационными входами регистра 22, синхровходы которого соединены с синхровходами 17 устройства, разрешающие входы регистра 22 соединены с входом 24 синхронизации приема формата устройства, выход регистра 22 формата элементов массива соединены с управляющими входами коммутатора 23 переносов, информационные входы которого соединены с входами переносов одноразрядных сумматоров 2 первой группы. а выход - с первым входом элемента И 21 и вторым входом элемента ИЛИ-НЕ 20, выход которого соединен с вторыми управляющими входами коммутаторов.5, третьи информационные входы которых соединены с первыми входами одноразрядных сумматоров 3. Входы установки в "1" и "0" триггера 19 соединены с четвертым и пятым входами режима адресации 18 устройства, инверсный выход триггера 19 соединен с первым входом элемента ИЛИ-НЕ 20, прямой выход триггера 19 соединен с вторым входом элемента И 21, выход которого соединен с блокирующими входами коммутаторов 4.Реализация предлагаемого устройства возможна с помощью стандартных элементов вычислительной техники.Устройство работает следующим образом. Перед началом работы с помощью управляющих сигналов, поступающих на входы 13-18, 24 устройства, во все регистры загружается информация, поступающая на входы 11 устройства. После этого на выходах 12 устройства выставляется начальный адрес памяти и устройство ожидает сигналов его модификации.Предположим для определенности, что код адреса равен нулю. На выходах сумматоров 2, 3 формируется сумма начального адреса и кодов, хранящихся в регистрах 6, 7. Если оба триггера 9 и 19 находятся в состоянии "0", то коммутаторы 4, 5 адреса настроены на работу по первым входам, а модифицированный адрес с выходов сумма-тора через коммутаторы 4, 5 поступает на входы регистра 1. При обслуживании в ЭВМ запрос абонента на обмен информацией производится обращение к памяти по адресу, установленному на выходах 12 устройства, и одновременно на один такт в устройство по входам 14 поступает сигнал, поступающий на разрешающий вход регистра 1. По ближайшему синхроимпульсу модифицированный адрес принимается в регистр 1, с выходов которого поступает на выходы 12 устройства и на входы суммато-. ров 2, 3 для очередной модификации, Если величина, на которую модифицируется адрес,равна формату обмена с абонентом, то информация записывается (считывается) в память подряд, если эта величина больше формата обмена, то информация записыва- . ется (считывается) с соответствующими интервалами. Некоторая особенность заключается лишь в том, что величина изменения адреса для сумматоров 2 задается обычным комбинационным кодом, а для сумматоров 3 - позиционным, т.е. кодом, имеющим единицу только в одном разряде.Если триггер 9 установлен в "1", а триггер 19 - в "0", то после загрузки коммутаторы 5 настроены на работу по первым входам, на которые поступает информация с выходов сумматоров 3, а коммутаторы 4 сигналом, поступающим на их вторые управляющие входы с выхода элемента ИЛИНЕ 10, настроены на работу по третьим входам, на которые поступает информация с выходов регистра 1. Вследствие этого модифицироваться может только старшая часть адреса (разряды с в+1 по и), а младшая его часть остается неизменной до тех пор, пока не выработается перенос в сумматоре с номером п(гп), изменяющий значение сигнала, поступающего на вторые управляющие входы коммутаторов 4. При этом коммутаторы 4 настроены на работу по первым входам, на которые поступает информация с выходов сумматоров 2. В такте работы, следующим за тактом, в котором вырабатываетсяуказанный перенос, старшая часть адреса станет равной нулю, а младшая - увеличится на величину кода, хранящегося в регистре 6. В следующих тактах работы вновь модифицируется только старшая часть адреса, а младшая остается неизменной до тех пор, пока опять не выработается перенос в старшем сумматоре, Таким образом, в процессе обмена .с формации расслаивается по нескольким массивам, количество которых определяется кодом, хранящимся в регистре 7, При выдаче информации абоненту происходит слияние хранящихся в памяти массивов,Элемент массива в этих процедурах равен формату обмена с абонентом.Если триггер 9 установлен в "0", а триггер 19 - в "1", то после загрузки коммутато 20 ры 4 настроены на работу по первым входам, на которые поступает информация с выходов сумматоров 2, а коммутаторы 5 сигналом,. поступающим на их вторые управляющие входы с выхода элемента ИЛИНЕ 20, настроены на работу по третьим 25входам, на которые поступает информация с выходов регистра 1, Вследствие такой настройки модифицируется только младшая часть адреса разряды с 1 по т), а старшая 30 его часть остается неизменной до тех пор,пока не выработается перенос в сумматоре, номер которого определяется кодом в регистре 22. Этот перенос выбирается коммутатором 23 и поступает на входы элементовИЛИ-НЕ 20 и И 21, изменяя значение.их 35 выходных сигналов, поступающих на вторые управляющие входы коммутаторов 5 и на блокирующие входы коммутаторов 4 соответственно. При этом коммутаторы 5 на 40 страиваются на работу по первым входам,на которые поступает информация с выходов сумматоров 3, а коммутаторы 4 эаблокируются, в результате чего на их выходах нулевая информция. В такте работы, следу 45 ющим за тактом, в котором вырабатывается указанный перенос, младшая часть адреса станет равной нулю, а старшая его часть увеличится на величину кода, хранящегося в регистре 7 с учетом его преобразования дешифратором 8. В следующих тактах рабо 50 ты вновь модифицируется только младшая часть адреса, а старшая остается неиэменной до тех пор, пока опять не выработается указанный перенос. Таким образом, в процессе обмена выполняется расслоение или .55 слияние массивов, формат элементов которых больше формата обмена с абонентом.Формула изобретения.1, Устройство для формирования адреса памяти, содержащее регистр адреса, две абонентом принимаемый от него массив ин- .10 группы коммутаторов адреса, регистр приращения адреса, две группы одноразрядных сумматоров, причем выходы суммы одноразрядных сумматоров первой и второй групп соединены с первыми информационными входами соответствующих коммутаторов первой и второй групп, вторые информационные входы которых соединены с информационными входами устройства и регистра приращения адреса, выходы коммутаторов первой и второй групп соедине; ны с информационными входами регистра адреса, выходы которого соединены с выходами устройства и первыми входами одноразрядных сумматоров первой и второй групп, вторые входы одноразрядных сумматоров первой группы соединены с выходами регистра приращения адреса, вход переноса одноразрядного младшего. сумматора первой группы соединен с входом логического нуля устройства, вход переноса младшего одноразрядного сумматора второй группы соединен с выходом переноса старшего одноразрядного сумматора первой группы, входы переноса остальных одноразрядных сумматоров первой и второй групп соединены с выходами переноса предыдущих одноразрядных сумматоров соответственно первой и второй групп, первый вход режима адресации устройства подключен к первым управляющим входам коммутаторов первый и второй групп, входы синхронизации приема начального адреса и шага приращения адреса устройства подключены к разрешающим входам регистра адреса и регистра приращения адреса, синхровходы которых подключены к синхровходу устройства, о т л и ч а ю щ е е с я тем, что, с целью расширения функциональных возможностей устройства эа счет реализации расслоения принимаемого массива информации и слияния выдаваемых абоненту массивов информации, в него введены регистр модификации адреса. дешифратор, триггер и элемент ИЛИ - НЕ, причем информационные входы устройства соединены с входами регистра модификации, разрешающие входы которого соединены с входами синхронизации приема значения модификации адреса устройства, синхровходы и выходы регистра модификации соединены соответственно с синхровходом устройства и с входами дешифратора, выходы которого соединены с в горыми входами одноразрядных сумматоров второй группы;входы установки в "1" и "0" триггера соединен.ы соответственно с вторыми и третьими входами режима адресации устройства, инверсный выход тригге1716525 12 Фиг. Я Составитель. В.Кислинскийдактор М,Келемеш Техред М.Моргентал Корректо Шевку аказ 614 Тираж Подписное ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СС 113035, Москва, Ж, Раушская наб 4/5 изводственно-издательский комбинат "Патент", г, Ужгород, ул.Гагарина, 101 ра соединен с первым входом элемента ИЛИ-НЕ, второй вход которого соединен с выходом переноса старшего сумматора второй группы, выход элемента ИЛИ-НЕ соединен с вторыми управляющими входами коммутаторов первой группы, третьи информационные входы которых соединены с первыми входами одноразрядных сумматоров первой группы,2. Устройство по п.1, отл и ч а ю ще ес я тем, что, с. целью дополнительного расширения функциональных возможностей устройства эа счет реализации расслоения и слияния массивов, элементы которых имеют формат, больший формата обмена с абонентом, в устройство вводятся регистр формата элементов массива, коммутатор переносов, второй триггер., второй элемент ИЛИ-НЕ и элемент И, причем информационные входы устройства соединены с информационными входами регистра формата элементов массива, разрешающие входы которого соединены с входом. синхронизации приема формата устройства, синхровход регистра формата элементов массива соединен с синхровходом устройства, выход регистра формата элементов массива 5 соединен с управляющими входами коммутатора переносов, информационные входы которого соединены с входами переносов одноразрядных сумматоров первой группы, а выход - с первым входом элемента И и с 10 вторым входом второго элемента ИЛИ-НЕ,выход которого соединен с вторыми управляющими входами коммутаторов второй группы, третьи информационные входы которых соединены с первыми входами одно разрядных сумматоров второй группы,входы установки в "1" и "0" второго триггера соединены с четвертым и пятым входами режима адресации устройства, инверсный выход второго триггера соединен с первым 20 входом вгорого элемента ИЛИ-НЕ, прямойвыход второго триггера соединен с вторым входом элемента И, выход которого соединен с блокирующими входами коммутаторов первой группы,25