Функциональный преобразователь кода угла

(54) ФУНКЦИОНАЛЬНЫЙ ПРЕОБРАЗОВАТЕЛЬ КОДА УГЛА техн у устрой- преобразодатчик пря го кода ко Изобретение относится к системам автоматического преобразования кодов в электрический сигнал, а именно к функциональным преобразователям кода угла.Известен функциональный преобразо-ватель, содержащий блок линейных преобразователей, триггер знака, две группы элементов ИЛИ, счетчик приращений и группу переключателей, первые выходы которых соединены с входами первой группы элементов ИЛИ, а управляющие входы подключены к смтветствующим выходам счетчика приращений, реверсивный счетчик и элементы задержки 1. Недостаток известного устройства состоит в том, что при воспроизведении функций синуса и косинуса по параллельному коду угла оно имеет низкое быстродействие. Наиболее близким по свому решению к предлагаемо ству является функциональнь ватель кода угла, содержащи мого и инверсного й -разряд угла, выходы старших разрядов которогосоединены со входами сумматора, а выходы остальных разрядов соединены совходами коммутатора кодов, множительный блок, к которому подключены выходымладших разрядов коммутатора кодов,блок памяти, соединенный с блоком формирования меток, компаратор, соединенный с блоком памяти и с входами элемента ИЛИ-НЕ и с коммутатором кодов, блокуправления, соединенный с блоком синхронизации и с выходом датчика прямого иинверсного и -разрядного кода угла, ивыходной сумматор 21.Недостаток этого устройства состоитв сравнительно низких быстродействии иточности.Цель изобретения - повышение быстродействия и точности синусно-косинусногопреобразователя кода угла,Указанная цель достигается тем, чтов функциональном преобразователе кодаугла выходы старших разрядов коммутатора кодов соединены с адресной группойботает так, что на его выходах вырабатывается или прямой или инверсный (обратный) код десяти младших разрядов датчика 1.Сумматор 3 выполняет операцию суммирования по модулю два двух логических переменных.Выходной сумматор 4 представляет собой параллельный комбинированный десятиразрядный сумматор.Множительный бпок 5 содержит четыре шестиразрядных параллельных комби. национных сумматора, четыре группы элементов 2 И, группу элементов 2 ИИ-ИЛИ . и логическую схему, подключенную к корректирующему входу и к входу младшего разряда, второго сомножителя, каждый .другой разряд которого управляет работой соответствующей группы элементов 2 Й по первым входам, вторые входы групп элементов 2 И поразрядно соединены между собой и соответствующим образом - со вторыми входами элементов 2 И группы элементов 2 ИИ-ИЛИ и подключены ко входам первого сомножителя, При этом логическаясхема управляет по управляющим входам группой элементов 2 ИИ-ИЛИ таким образом, что на ее выходах вырабатывается частичная сумма произведения сомножителей с учетом того, что второй сомножитель представлен с систематической погрешностью или без нее. На вйходах групп элементов 2 И вырабатываются остальные частичные суммы произведения. Выходы групп логических элементов соединены со входами соответствующих слагаемых сумматоров, соединенных между собой так, что на выходах одного из них вырабатывается код произведений двух сомножителей. Блок памяти 8 выполнен по схеме дешифратора-шифратора на логических комбинационных элементах и имеет пять адресных входов и двадцать четыре выхода, разделенных функционально на группы выходов 9, 10, 11 и группу из трех выхо. дов 12, 13 и 14, При этом группа 9 имеет десять выходов, группа 10 - шесть выходов, группа 11 - пять выходов. Блок управления 22 содержит триггер и логические комбинационные элементы,Преобразователь работает следующим образом.В каждом цикле вычислений по двенадцатиразрядному коду угла А , изменяющемуся от0 до Ы, = 2 Й (1-2 ) радиан, устройство последовательно вы 3 М ЬййцфМ Ф Ъ 5 Ж 3716042 4входов блока памяти, четвертая группа( выходов которого "соединена с первойгруппой входов выходного"сумматора, вторая группа входов выходного. сумматорасоединена с выходами множительного5блока, корректирующий вход которого соединен с выходом блока управления.На чертеже изображена блок-схемафункционального преобразователя кода0Преобразователь содержит датчик 1прямого и инверсно 1 о И -разрядного кода (на чертеже приведены 12 разрядов),коммутатор кодов 2, сумматор 3, подсоединенный входами к выходам двухстарших разрядов датчйка 1, прямые иинверсные выходы остальных разрядовкоторого соединены со входами коммутатора кодов 2; выходной сумматор 4,множительный блок 5, компаратор 6, елемент ИЛИ-НЕ 7, блок памяти 8, имеющий пять адресных входов;" трй группывыходов 9, 10 11 и"груйф йз трехвыходов 12, 13 и 14,множительныйблок 5 имеет группу выходов 15, соединенных со входами одного из слагаемыхвыходного сумматора 4, подключенноговходами другого слагаемого к выходамгруппы 9 блока 8, у которого выходыгруппы 10 соединены со входамй первого сомножителя множительного блока 5,а выходы группы 11 - с одними из входов компаратора 6, другие входы кото - рогосоединены со входами элементаИЛИ-НЕ 7 и со входами второго сомножителя множительного блока 5, подключенными к выходам 16 пяти младшихразрядов коммутатора кодов 2, выходы17 остальных пяти старших разрядовко-торого подключейы -к адресным- входам 40блока памяти 8; блок формировайия меток 18, входы которого соедййейыс выходами 12, 13, 14 блока 8, с выходом19 цифрового компаратора 6 и с выходом 20 элемента ИЛИ-НЕ 7, блок синхронизации 21 и блок управления 22, у." -которого входы соединены с выходамиблока синхронизации 21 и с вйходомН)-го старшего разряда датчика 1,а выход 23 - с управляющим входом ком-фмутатора кодов 2 и с корректирующимвходом множительного блока 5.Датчик 1 представляет регистр," приеминформации в котором производится только в момент времени после окончанияцикла преобразования.Коммутатор кодов 2 содержит "десятьэлементов 2 ИИ-ИЛИ и инвертор и ра97160 за время, заключенное между окончанием импульса И 1 и началом очередного тактового импульса блока синхронизации 21) все переходные процессы заканчиваются, , т. е. на выходах выходного сумматора5 4 устанавливается код (0054, а на выходах схемы формирования меток 18- логические сигналы ПМ 5 и ПМ 30,осоответствующее углу луивПосле установления переходных про О цессов блок управления 22 .генерирует ,импульс И 2, по которому производится съем с преобразователя кода ООМАМожет оказаться, что только в момент действия импульсов И 1 или И 2 на выходах 15 схемы формирования меток 18 выраба-,тываются сигналы ПМ 5 и ПМ 30, коо о торые соответствуют углу приЬ -Поэтому блок управления 22 генерирует импульс ИЗ съема масштабных угловых меток ПМ 5 и ПМ 30 по И 1, еслио оА 14 Ч О, и по И 2, если о 41 = 1.,После окончания импульса И 2 цикл вычислений заканчивается, а очередной цикл начинается только с приходом от .блока синхронизации 21 на блок управления 22 следующего старт-импульса;Таким образом, из вышеприведенного следует, что длительность цикла вычислений преобразователя определяется вы- ражением Формула изобретенияФункциональный преобразователькодаугла, содержащий датчик прямого и инверсного 11 -разрядного кода угла, выходы двух старших разрядов которого со-.единены со входами сумматора, а прямые и инверсные выходы остальных разрядов соединены со входами коммутаторакодов, множительный блок, к первой группе входов которого подключены выходымладших разрядов коммутатора кодов, ак второй группе входов - первая группавыходов блока памяти, вторая группавыходов которого соединена с блокомформирования меток, а третья группавыходов - с первой группой компаратора, вторая группа входов которого соединена с вхрдами элемента ИЛИ-НЕ ис выходами младших разрядов коммутатора кодов, выходы компаратора и элемента ИЛИ-НЕ соединены с другими входами блока формирования меток, блокуправления, первый и второй входы которого соединены с блоком синхронизации,а третий вход - с вйходом одного изстарших разрядов датчика прямого и инверсного 11 -раарядного кода угла, выходблока управления соединен с управляющимвходом коммутатора кодов, и выходной. сумматор, . о т л и ч а ю щ и й с ятем, что, с целью повышения быстродействия и точности преобразователя, выходы старших разрядов коммутаторе кодовсоединены с адресной группой входов блока памяти, четвертая группа выходов которого соединена с первой группой входов выходного сумматоре, вторая группавходов выходного сумматора соедипгнас выходами множительного блока, кор-ректирующий вход которого соединен свыходом блока управления.Источники информации,принятые во внимание при экспертизе1, Авторское свидетельство СССРМо 510717, кл. 8 06 Р 15/34, 1974.2, Авторское свидетельство СССРМо 362448, кл. Н 03 К 5/156, 1970( прототип). Т= 21,35 где 1 - период следованиячастотытактовых импульсов блокасинхронизации 21,Причем, тек как преобразователь покоду пиь функционирует кек комбинационная логическая схема, то быстро 40действие преобразователя будет определяться быстродействием элементной базылогических элементов, на которой выполнены коммутатор кодов 2, выходной сумматор 4, множительный блок 5, цифровой компаратор 6, элемент ИЛИ-НЕ 7,блок памяти 8 и блок формирования меток 18, а также глубиной задержки распространения сигналов с выходов коммутатора кодов 2 на выходы выходного сумматора 4 и блока формирования меток 18,50Зкономический эффект от использования предлагаемого преобразователя обус 42 10 ловлен его техническими преимуществами, указанными вьппе.. 716042 28/43" ЦНИИПИ Го Тираж 751 Подписноедарственного комитета СССРизобретений и открьггийБ, Раушская наби. 4/5 Заказ по делам 3035, Москва, Филиал ППП Патент", г. Ужгород, ул. Проектная, 4 Составитель И, Назаркинаедактор А, Кравченко Техред О, дегеза Корректор С, Шекм