Устройство для быстрого умножения вектора на матрицу
Похожие патенты | МПК / Метки | Текст | Заявка | Код ссылки
Номер патента: 1633424
Авторы: Березовский, Лосев
Текст
(54) УСТРОЙС НОЖЕНИЯ ВЕ (57) Изобретен вычислительной пользовано в с ки сигналов. Ц рение области ботки многоразр гается за счет ройства входят р таторы 3, 4, три чик 7, элемент сумматор-вычит элемент ИЛИ -ТВО ДКТОРие отехниистемель ипримеяднытогоегистггерИЛИ -ательНЕ 14 М. 9 отехнический инст ий и В. В. Лосев детельство СССР6 Г 15/332, 1987.тельство СССР6 Г 15/332, 986. ГОСУДАРСТ 8 ЕННЫИ КОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМПРИ ГКНТ СССР(56) Авторское сви325510, кл, б 0Авторское свиде280388, кл. С 0 ЛЯ БЫСТРОГО УМА НА МАТРИЦУ тносится к цифровой ке и может быть исах цифровой обработзобретения - расшинения за счет обрах данных. Цель достичто в состав устры 1, 2 сдвига, комму, элемент НЕ 6, счетНЕ 8, счетчики 9, 10, 11, элементы И 12, 13, , триггеры 15,16. 2 ил.3Изобретение относится к цифровой вычислительной технике и может использоваться в системах цифровой обработки сигналов.Цель изобретения - расширение области применения за счет обработки многоразрядных данных.На фиг. 1 представлена структурная схема устройства для быстрого умножения вектора на матрицу; на фиг. 2 - временные диаграммы, поясняющие принцип работы. Устройство содержит регистры 1 и 2 сдвига, коммутаторы 3 и 4, триггер 5, элемент НЕ 6, счетчик 7, элемент ИЛИ - НЕ 8, счетчики 9 и 10, сумматор-вычитатель 11, элементы И 12 и 13, элемент ИЛИ - НЕ 14, триггеры 15 и 16, информационный вход 17, тактовый выход 18, информационный вход 19, тактовый выход 20, тактовый вход 21, вход 22 начальной установки, информационный выход 23.Устройство для умножения вектора размерностью (т+т 2) на матрицу полного кода размером 2 1" ) (т+т,) работает следующим образом.Устройство для умножения вектора размерностью выполняет операции ( (Х,-+ -+У,=1 - 2" ),=1 - 2"ч, где первыми выполняются операции во внутренних скобках. В начальный момент на вход 22 подается короткий импульс отрицательной полярности, который обнуляет все счетчики и триггеры устройства. Триггеры 15 и 16 подключают входы коммутаторов 3 и 4 к своим выходам. На информационный вход7 подаются отсчеты Ха на вход 19 - У,. На тактовый вход 21 подается импульсный сигнал с частотой ) который используется для тактирования всей работы устройства. На триггере 5 он преобразуется в меандр с частотой т(2 и далее он тактирует работу регистра 2 сдвига и сумматора-вычитателя 11. По переднему фронту тактового импульса регистр 2 сдвигает данные на одну позицию вправо. В случае, когда вход коммутатора 3 подключен к выходу, происходит циклический сдвиг данных. Сумматор-вычитатель 11 выполняет вычитание из операнда, поступившего на вход операнда, поступившего на другой вход, если на управляющем входе присутствует низкий уровень, и сумми. рование операндов, если на управляющем входе высокий уровень. Таким образом, за один период меандра, тактирующего работу сумматора-вычитателя 11, производится операция суммирования и вычитания, т.е. (Х,+ -+У,),=1 - Г . С прямого выхода триггера 5 сигнал подается также на счетчик 7, где происходит деление частоты ту на 2 а , и далее полученный сигнал тактирует регистр 1 сдвига. По переднему фронту данные Х поступающие на его вход, будут сдвигаться вправо, таким образом будет происходить вычисление 1633424Устройство выполняет указанные операции поточным методом, т. е. по мере того, как 5будет изменяться от 1 до 2, на вход реУгистра 1 сдвига будут подаваться данные Х, от другой группы. Выход 18 используется для тактирования вычислений (выдачи) данных ХХ. Как только Х ф появится в последней ячейке регистра 1 сдвига, т.е. на входе 10 сумматора-вычитателя 11, на выходе элемента И 13 сформируется импульс положительной полярности, который установит на прямом выходе триггера 15 уровень логической единицы, что приведет к подключению входа коммутатора 4 к его выходу. В результате на выходе 20 появится сигнал для тактирования вычислений (выдачи) данных У Далее на прямом выходе триггера 16 установится уровень логической 1 и вход коммутатора 3 подключится к выходу.20 По мере вычисления (Хфф У,),=-1 - 2 гаи выдвижения У,: из регистра 2 сдвига в него будут заноситься данные У,. Как только процесс вычисления для Хбудет окончен, в регистре 1 сдвига будет находиться послеГдовательность данных Хв регистре 2 сдвига последовательность данных У причем на одном входе сумматора-вычитателя бу/ /дет находиться Х 1 на другом У.Триггеры 15 и 16 вернутся в исходное состояние, что приведет к подключению вхо лов коммутаторов 3 и 4 к их выходам. Далее процесс повторится для Х, и У, т.е.( (Х,-1- У,),=1 - 2"),=1 - 2 ч -Если в качестве входных отсчетов исполь зуются координаты вектора, полученного отумножения вектора размерностью т на мат.рицу полного кода А т.е. Х=А, Л, и Л,=(7 ь Лр, , У,), а в качестве отсчетов У, используются координаты вектора, полученного от умножения вектора размерно О стью т 2 на матрицу полного кода А, т.е.У=А Л и Л =(2,+, Л-ь ,7 + ), то выходйые отсчеты являются координатами вектора, полученного от умножения вектора размерностью М на матрицу полного кода 45 А, т.е. И=Ам Ув причем М=т 1+т. идля четных М т,=т;, а для нечетных М т=т 2+ 1. Так как в матрицах полного кода половина строк является инверсией другой половины строк, то устройство вычисляет и использует в качестве входных данных только5 О координаты, являющиеся результатом умножения вектора на прямые строки матрицы полного кода, Считается, что для инверсных строк координаты могут быть легко получены простым изменением знаков уже вычисленных коэффициентов. Вычисление коорди 55 нат Х; и У, может производиться аналогичным устройством, тактированием работы, которая будет происходить соответственно с выходов 18 и 20. Устройство умножает векторна матрицу полного кода по алгоритмам с коэффициентом сложности, стремящихся к 0,5, где коэффициент сложности оценивается как число операций, приходящихся на одну строку матрицы.Формула изобретенияУстройство для быстрого умножения вектора на матрицу, содержащее два коммутатора, первый элемент И и первый регистр сдвига, информационный вход которого является первым информационным входом устройства, отличающееся тем, что, с целью расширения области применения эа счет обработки многоканальных кодов, в него введены второй регистр сдвига, сумматор-вычитатель, три счетчика, два элемента ИЛИ - НЕ; второй элемент И, три триггера и элемент НЕ, выход которого подключен к первым входам первого и второго элементов ИЛИ - НЕ, выходы которых подключены к установочным входам первых соответственно счетчика и триггера, выход которого подключен к управляющему входу первого коммутатора, выход которого является первым тактовым выходом устройства и подключен к счетному входу первого счетчика, выход переноса которого подключен к первому входу второго элемента И, выход которого подключен к вторым входам первого и второго элементов ИЛИ - НЕ, прямой выход второго триггера подключен к первому информационному входу первого коммутатора, тактовому входу второго регистра сдвига, управляющему входу сумматора-вычитателя и счетному входу второго счетчика, выход переноса которого является вторым тактовым выходом устройства и подключен к тактовому входу первого регистра сдвига и счетному входу третьего счетчика, выходы разрядов которого подключены к соответствующим входам аервого элемента И, выход которого подключен к тактовому входу первого триггера и информационному входу третьего триггера, выход которого подключен к управляющему входу второго коммутатора, выход которого подключен к информационному входу второго регистра сдвига, выход которого подключен к первым информационным входам второго коммутатора и сумматора-вычи.тателя, второй информационный вход которого подключен к выходу первого регистра сдвига, инверсный выход второго триггера подключен к второму входу второго эле мента И, тактовому входу третьего триггера и информационному входу второго триггера, тактовый вход которого является тактовым входом устройства, входом начальной установки которого являются соединенные 5 между собой установочные входы второгои третьего счетчиков, второго и третьего триггеров и вход элемента НЕ, выход сумматора-вычитателя является информационным выходом устройства, вторым информационным входом и входом логического нуля ЗО которого являются информационные входысоответственно второго и первого коммута.торов.// 177 г Ф Л. терац г тавитель А. Б А, Кравчук 07 апов Редактор Е. ПапиЗаказ 618 Техред Тираж Шевкун и ГКНТ СССР агарина, О ИИПИ Государственного комитета13035, Москва, Ж Производственно-издательский ком о изобретениям- 35, Раушскаянат Патент, г орректор Содписноеоткрытиямаб., д. 4/5жгород, ул
СмотретьЗаявка
4658105, 03.03.1989
МИНСКИЙ РАДИОТЕХНИЧЕСКИЙ ИНСТИТУТ
БЕРЕЗОВСКИЙ ВАДИМ ГЕОРГИЕВИЧ, ЛОСЕВ ВЛАДИСЛАВ ВАЛЕНТИНОВИЧ
МПК / Метки
МПК: G06F 15/332
Метки: быстрого, вектора, матрицу, умножения
Опубликовано: 07.03.1991
Код ссылки
<a href="https://patents.su/4-1633424-ustrojjstvo-dlya-bystrogo-umnozheniya-vektora-na-matricu.html" target="_blank" rel="follow" title="База патентов СССР">Устройство для быстрого умножения вектора на матрицу</a>