Запоминающее устройство

СОЮЗ СОВЕТСКИХСОЦИАЛИСТИЧЕСНИРЕСПУБЛИН 40 А П 4 С 11 С 11/00 КОМИТЕТ ОТКРЫТИЯ ГОСУДАРСТВЕННПО ИЗОБРЕТЕНИЯПРИ ГКНТ СССР ОПИСАНИЕ ИЗОБРЕТЕН числи- запо- найти 7 То ошан техя пова. ем уппыорую5 с о СССР00, 1986. етель11 С АВТОРСКОМУ СВИДЕТЕЛЬСТВУ(21) 4282215/24-2 (22) 13.07.87 (46) 23,02,89, Бю (72) В.С.Погорело В.А.Каустов и С.Г (53) 681,327,6 (О (56) Циденко В.Л, ние микропроцессо приборов и систем 1984, с. 37-39, рАвторское свид У 1361623, кл. С в, Я,И. р ко ,Овраменко 888)и др, Проектиро рных измерительнК.: Техника, ис. 22,(54) ЗАПОК 4 НА 10 ЩЕЕ УСТРОИСТВО (57) Изобретение относится к в тельной технике, в частности к минающим устройствам, и может применение в микропроцессорной нике. Целью изобретения являет вышениебыстродействия устройс Поставленная цель достигается что устройство содержит регист инвертор 13, первую и вторую г элементов И 16, 17, первую и в группы ключевых элементов 14,1460740 соответствующими связями. Перечисленное оборудование позволяет перестраивать структуру матричного накопителя 1 в зависимости от режима работыустройства. В режиме прямого доступа Изобретение относится к вычислительной технике, в частности к запоминающим устройствам, и может найти применение в мини- и микро-ЭВМ и микропроцессорной технике, 5 Цель изобретения - повышение быстродействия устройства.На чертеже приведена функциональная схема запоминающего устройства. 10Устройство содержит матричный накопитель 1, состоящий из блоков 2 памяти, первый дешифратор 3, второй дешифратор 4, две группы регистров 5, вход 6 записи-считывания, информационный вход-выход 7, адресные входы 8 первой группы (младшие разряды) и . второй группы 9 (старшие разряды), вход 10 разрешения прямого доступа, вход 11 логической единицы, регистр 12, инвертор 13, ключевые элементы 14 первой группы, ключевые элементы 15 второй группы, элементы И 16 и 17,Накопитель 1 разбит на две матрицы. Первая матрица представляет собой базовый накопитель (на черте" же - первая и вторая строки накопителя 1), а вторая матрица - информационный накопитель (на чертеже условно показана только одна последняя строка матрицы).Блоки 2 памяти - зто блоки полупроводниковой памяти, имеющие два входа выборки, Дешифратор 3 - обычный потенциальный дешифратор. Дешифратор 4 имеет кроме информационных (адресных) входов еще управляющий вход (например, микросхемы К 55 ИД 4, К 55 ИД 7). На одном из выходов его сигнал дешифрации появляется только при подаче сигнала на его управляющий вход, при этом длительность выходного сигнала равна длительности сигнала на управляющем входе дешифратора. Регистры 5 и 12 - обычные блокируются все строки накопителя 1, кроме одной, что позволяет увеличить объем памяти для прямого доступа, передаваемой в одном цикле. 1 ил,2регистры, например, К 555 ТМ 9. Элементы 14 и 15 представляют собой повторители, имеющие трехстабильные выходы. Могут быть использованы микросхемы К 555 ЛП 8, К 580 ВА 86, К 585 АП 16. Вход 11 логической единицы представляет собой вход, подключенный к выходу инвертора с заземленным входом, поэтому на нем всегда (при включенном питании) присутствует сигнал логической единицы. Этот сигнал может быть сформирован внутри запоминающего устройства (ЗУ) и не заводится извне. Входы 6 и 8-10, а также вход- выход 7 ЗУ связаны с соответствующими выходами процессора. Кроме того, вход 6, вход-выход 7 и входы 8 и 9 ЗУ имеют связь с каналом прямого доступа к памяти (каналом ПДП).ЗУ имеет два режима работы - основной и режим прямого доступа.Рассмотрим основной режим работы. Поскольку объем памяти ЗУ значительно превышает объем прямо адресуемой памяти, равный 2 ячеек памяти, где и - разрядность адресной шины процессора, то для работы процессора необходимо сформировать рабочую стра. ницу, равную по объему прямо адресуемой памяти и содержащую 2 блоков памяти. Страница организуется таким образом, что от каждой строки накопителя 1 берется только один блок 2 памяти (любой, но тот, который понадобится на данном этапе вычислений)Формирование рабочей страницы осуществляется программным способом с помощью регистров 5 и дешифратора 3. Так как информационные входы регистров 5 подключены к информационному входу-выходу 7 устройства, а посредством второго дешифратора 4 их входы выборки связаны с адресными входами 8 и 9 устройства, то эти регистры являются программно доступными, 14607405 1 О 2 И 25 30 35 4 П 45 50 55 В первой матрице разрешающий потенциал с выхода регистра 5 поступает на соответствующий блок 2 памятинепосредственно, а во второй - черезэлемент 14, который открыт высокимпотенциалом, поступающим с выходаинвертора 13 на его вход выборки, поскольку при основном режиме работыЗУ на вход 10 разрешения прямогодоступа от процессора поступает низкий потенциал. Элементы 15 при этомзакрыты, Блоки 2 памяти, на второйвход выборки которых поступает разрешающий потенциал с соответствующегорегистра 5, будем называть полувыбранными,. В процессе выполнения программыпроцессор выставляет на шину адресаразличные коды, первая группа адреса подается на адресные входы всехблоков 2 памяти, а вторая группа -на входы первого дешифратора 3. Одиниз выходов дешифратора получает возбуждение,и этот сигнал поступает наодну из строк базового или информационного ЗУ. В базовом накопителеэтот сигнал поступает на один входсоответствующего элемента И 17, надругой вход подается разрешающий потенциал с выхода инвертора 13. С выхода элемента И 17 разрешение подается на первые входы выборки и всехблоков 2 строки. В информационномнакопителе выход первого дешифратора 3поступает навход элемента 14 соответствующей строки, а с его выхода -на первые входы выборки всех блоков5 памяти своей строки.Теперь в соответствующей строкенакопителя 1, к которой производится обращение, только один блок 2 памяти, а именно полувыбранный, становится выбранным и обращение производится только к нему. Если процессорзакончит обработку информации в выб-.ранной конфигурации рабочей страницы, он может сформировать новую рабочую страницу с другими блоками 2памяти. В этом режиме работы ЗУ процессору доступен любой блок 2 памяти,причем все блоки 2 памяти в пределаходной строки занимают одну и ту жечасть адресного пространства, т.е,являются как бы близнецами.Адресация ячеек памяти в рабочейстранице возрастает сверху вниз,т,е. рабочая страница памяти имеетвертикальную адресацию. В случае необходимого прямогодоступа к памяти контроллер прямогодоступа подает в процессор сигналзахвата, в ответ на который процессор подает на вход ЗУ 10 высокий потенциал разрешения прямого доступа,а сам переводит в высокоимпедансное состояние свои выходные шиныданных, записи-считывания и адреса.ЗУ переходит в режим прямого доступа.Проинвертированный сигнал разрешенияпрямого доступа поступает с инвертора 13 на входы элементов И 17 всехстрок базового ЗУ в виде запрещающего сигнала, все элементы И 17 закрыты и все строки базового ЗУ заблокированы па первым входам выборки блоков 2 памяти. Одновременно в строкахинформационного ЗУ закрываются выходыэлементов 14 (переводятся в высокоимпедансное состояние) низким потенциалом, поступающим на их вход выборки с выхода инвертора 13. На одиниз входов И 16 в каждой из строк информационного ЗУ поступает высокийпотенциал разрешения прямого доступа с входа 1 О. На другие входы элементов И 16 заведены соответствующиевыходы дополнительного регистра 12.Этот регистр, как и регистры 5, является программно-доступным. В неготак же, как и в регистры 5, процессор записывает программным способомкад тай строки информационного ЗУ,которая в очередном цикле прямогодоступа предоставлена каналу прямогодоступа,Запись информации в регистр 12производится процессором до выдачисигнала разрешения прямого доступана вход 10 ЗУ. В регистр 12 записывается унитарный код номера строки,вследствие чего только один его выходустанавливается в единичное состояние; Этот выход заведен на элементИ 16 одной из строк информационногоЗУ, Разрешающий потенциал с выходаэтого элемента поступает на вход выборки элемента 15 и открывает еговыходы. При этом сигнал логическойединицы с входа 11 логической единицы через элемент 15 данной строкинакопителя 1 поступает на первые входы выборки блоков 2 памяти и делаетих полувыбранными.Таким образом, в режиме прямогодоступа в ЗУ блокированы все строкибазового ЗУ и строки, кроме одной, 14607405 10 15 20 25 30 информационного ЗУ, а доступной для работы осталась только одна (запрограммированная заранее) строка информационного ЗУ. Контроллер прямого доступа (не показан) выдает на адресные входы 8 и 9 начальный адрес обмена, далее производится быстрая загрузка (устройство прямого доступа выдает на информационный вход-выход 7 ЗУ информацию) или выгрузка данной строки накопителя 1, При этом контроллер прямого доступа подает на вход 6 ЗУ соответствующие сигналы. Устройствупрямого доступа предоставлена память большого объема и смена информации в строке происходит очень быстро.В режиме прямого доступа адресация памяти в строке горизонтальна, т,е, первый блок 2 памяти имеет начальный адрес О, а последний блок памяти имеет конечный адрес 2 -1.В процессе ввода (или вывода) информации в данную строку (или из нее) адреса на адресных входах 8 и 9 изменяются, при этом на выходах первого дешифратора 3 носледовательно возбуждается один из выходов и через элемент 15 подается на второй вход выборки соответствующего блока 2 памяти строки, в результате чего только этот блок 2 памяти становится выбранным и обращение производится только к нему. По окончании пересылки информации контроллер прямого доступа сообщает об этом процессору, послецний снимает высокий потенциал разрешения прямого доступа с входа 10 ЗУ, и последнее переходит в основной режим работы. Формула изобретения Запоминающее устройство, содержащее матричный накопитель, два дешифратора, две группы регистров, информационные входы которых соединены с:информационным входом-выходом матричного накопителя и являются информационным входом-выходом устройства, вход записи-считывания матричного накопителя является входом записи- считывания устройства, адресные входы матричного накопителя являются адресными входами первой группы устройства, входы первого дешифратора явля 35 40 45 50 55 ются адресными входами второй группыустройства, входы второго дешифраторасоединены соответственно с входамипервого дешифратора, адресными входами и входом записи-считывания матричного накопителя, а выходы, кромепоследнего, второго дешифратора соединены с входами выборки соответствующих регистров первой и второйгрупп, выходы регистров первой группысоединены с соответствующими входамивыборки столбца первой группы матричного накопителя, о т л и ч а ющ е е с я тем, что,с целью повышениябыстродействия устройства, оно содержит регистр, инвертор, две группыэлементов И, две группы ключевых элементов, причем информационный входрегистра соединен с информационным входом-выходом матричного накопителя, а вход выборки - с последним вы-.ходом второго дешифратора, вход инвертора является входом разрешенияпрямого доступа устройства и соединенс первыми входами элементов И первойгруппы, а выход инвертора соединен свходами выборки ключевых элементовпервой группы и с первыми входами элементов И второй группы, выходы которыхсоединены с соответствующими входами выборки строки первой группы матричного накопителя, а вторые входы -с соответствующими выходами первогодешифратора и с соответствующими входами, кроме последних, ключевых элементов второй группы, последние входы которых подключены к шине потенциала логической единицы устройства,входы выборки ключевых элементоввторой группы соединены с выходамисоответствующих элементов И первойгруппы, вторые входы которых соединены с соответствующими выходами регистра, выходы регистров второйгруппы соединены с соответствующимивходами, кроме последних, соответствующих ключевых элементов первойгруппы, последние входы которых соединены с соответствующими выходамипервого дешифратора, выходы ключевыхэлементов первой группы соединены с.соответствующими выходами соответствующих ключевых элементов второйгруппы и с входами выборки соответветствующих строк и столбцов второйгруппы матричного накопителя.