Устройство для обмена информацией между оперативной памятью и процессором

О П И С А Н И Е 11 49 О 52ИЗОБРЕТЕНИЯК АВТОРСКОМУ СВИДЕТЕЛЬСТВУ Санга Советских Социалистических Республик(23) Приоритет 1) М. 1 л. 6 061 13/О Гасударственные комитет Совета Министров СССР по делам изобретенийи открытий(72) Авторы изобретения В. Д. Вероцкий огреби а Ленина институт кибернетики АН Украинс 1) Заявитель 54) УСТРОЙСТВО ДЛЯ ОБМЕНА ИНФОРМАЦИЕЙ ОПЕРАТИВНОЙ ПАМЯТЬЮ И ПРОЦЕССОРОМ 2 относится к областии, в частности, м ри проектировании гяти вычислительнь ойство для обмена еративной памятью щее регистр адреса ом, подключенный памяти, буферные Изобретениетельной техникииспользовано поперативной паИзвестно устрцией между опсором, содержаравления обменным регистрампроцессора.Недостаткомся невысокое бь вычислижет быть устройств х машин,пнформаи процесблок упк буфер- регистры известного устроиства являегстродействие. Описываемое устройство отличается от известного тем, что оно содержит блок сравнения, регистр предыдущего адреса и блок коммутации, входы и выходы которого подключены к соответствующим выходам и входам буферных регистров, а управляющие входы соединены с выходом блока управления обменом, к одному из входов которого подключен выход блока сравнения, первый вход которого соединен с выходом регистра адреса и одним из входов регистра предыдущего адреса, второй вход - с выходом регистра предыдущего адреса, другой вход которого соединен с выходом блока управления обменом,Этотличия позволяют повысить быстродействие устройства. На чертеже изображена структурная схемапредложенного устройства, например, для са символов ггг =4.Устройство содержит модули памятии 2, 5 каждый из которых предназначен для хранения информации, обрабатываемой вычислительной машиной, и команд (пли микро- команд), под управлением которых происходит обработка информации, по ггггг двоичных 10 разрядов в одной физическои ячейке памяти,буфер памяти 3, предназначенный для приема данных, подлежащих записи в модуль памятиили 2, а также для приема считанного кода, состоящий из буферных регистров па мяти (с первого 4 по четвертый 7) (все регистры гг-разрядные), регистр адреса 8, предазначенны"для указания адреса запрашиваемого или записываемого слова, регистр 9 предыдущего адреса, предназначенный для хра пения адреса физической ячейки памяти, к которой произошло предыдущее обращение, олок сравнения О, предназначенный для сравнения содержимого регистра 9 предыдущего адреса с содержимым соответствующих полей 25 регистра адреса 8, буфер процессора1, предназначенный для хранения слова, годлежащего записи в хгодль памятиили 2, а также для приема запрошенного слова, состояций из буферных регистровпроцессора (с перого 12 по цетвсртый 15) (все регистры п-разряд;1 ь ), Олок ко:;:, тации 16, предназначенсь 1 д;1 я переда; слова, подлежащего записи и 1 а:,:я.-ь, з буфера процессора 11 в некоторь.с:з буферпьх 1 егстров памяти 47 или во гс: б, ферпые регстры памяти 4 - 7, а такдгя и ре.ап запроп:епного слова, храняпсгося в пекоторь;х из буферных регистров 1,.1 ти 47 в бурер процессора 11, блок 17 управлея обо:лено: редназначеный для ,-.равлепия облспо:л пформацией между бу(ле 1:Олроцсссора,1 и модулями памяти 1 иь соответствии с адресом запрашиваемого или записьнемого слов 1 ко,1 ом Операции Обра цспля к:амятп.1-1 а чергежс приведена Одна из возможных сгруктур:ых схем блока коммутации 16, в соответствии с которой он состоит из первой 18 и второй 19 ступеней коммутации, предаза:енных для совместного переключения кодовых шп, связывающих буфер памяти 3 и буфер процессора 11.В общем случае количество ступеней коммутации может быть произвольным. Блок коммутации 16, состоящий из Й ступеней ком;, тшш, обес;е:пвает передачу слов, длина огорьх равна 2 и-двоицы:( разрядов, где -,и.В сост а в первой ступени коммутации 1 8 входят г ер выи 20 и второй 2 1 блоки пер еключ ен и я, в состав второй ступени коммутации 1 9 - первый 22, второй 23, третий 24 и четвсртьш 25 блоки переклочения. Количество блоков переключения в любой ступени коммутации равно 2, где 1 - номер ступени коммутации,Блоки переключения 20 - 25 предназначены для выполнения следующих функций в режиме записи.Блок переключения 20 служит для подключения выходов первого буферного регистра 12 по входам первого 22 и третьего 24 блоков ереклОченпя второй ступени коммутации 19.Блок псреклоцения 21 предназначен для подкгпочепя выходов первого 12 или второго буферного регистра 13 процессора ко входам второго п четвертого блоков переключения 23 и 25 второй ступени коммутации 19. Блок перекгноцения 22 служит для подключения выходов первого блока переключения 20 первой ступени коммутации 18 ко входам первого буферного регистра памяти. Блок перек;почсния 23 используется для подключения вьходов второго блока переключения 21 первой ступени коммутации 18 ко входам второго буферного регистра памяти 5. Блок переклое 1 ия 24 предназначенния выходов третьего буферного регистра 14 процессора или первого блока переключения 20 первой ступени коммутации 18 ко входам третьего буферного регистра памяти 6. Блок переключения 25 служит для подключения выходов четвертого буферного регистра 15 процессора или второго блока переключения 5 1 О 15 20 25 30 35 40 45 50 55 60 65 21 первой ступени коммутации 18 ко входам четвертого буферного регистра памяти 7.В режиме чтения из памяти блоки переключения 20 - 25 служат для выполнения следующих функций:блок переключения 22 - для подключения выходов первого буферного регистра памяти 4 ко входам первого блока переключения 20 первой ступени коммутации 18; блок переключения 23 - для подключения выходов второго буферного регистра памяти 5 ко входам второго блока переключения 21 первой ступени коммутации 18; блок переключения 24 - для подключения выходов третьего буферного регистра памяти 6 ко входам третьего буферного регистра 14 процессора или первого блока переключения 20 первой ступени коммутации 18; блок переключения 25 - для подключения выходов четвертого буферного регистра памяти 7 ко входам четвертого буферного регистра 15 процессора или второго блока переключения 21 первой ступени коммутации 18; блок переключения 20 - для подклюц ения выходов первого блока переключения 22 или третьего блока переключения 24 второй ступени коммутации 19 ко входам первого буферного регистра 12 процессора; блокерс:(лючения 21 для подключения выходов второго блока переклюцения 23 или четвертого блока переключения 25 второй ступени коммутации 19 ко входам первого 12 или второго буферного регистра 13 процессораа.Входы и выходы блока коммутации 16 подключены к соответствующим выходам и входам буферных регистров 4 - 7 и 12 - 15, а управляющие входы блока 16 соединены с выходом блока 17 управления обменом, к одному из входов которого подключен выход блока сравнения 10, первый вход которого соединен с выходом регистра адреса 8 и одним из входов регистра 9 предыдущего адреса, второй вход - с выходом регистра 9, другой вход которого соединен с выходом блока 17 управления обменом.Остальные связи между блоками устройства показаны на чертеже.Минимальной единицей информации, адресуемой индивидуально, является слово длиной п двоичных разрядов. Физической ячейке модулей памяти 1 и 2 соответствует четыре различных адреса, отличающихся двумя младшими разрядами, Условимся, что коду 00 этих разрядов соответствуют разряды физических ячеек памяти, связанные с буферньм регистром памяти 4, коду 01 - разряды, связанные с буферным регистром памяти 5 и т. д. Слово длиной 2 п двоичных разрядов размещается в первой или второй половине физической ячейки памяти и его адрес, представленный в двоичном коде, оканчивается по крайней мере одним нулем. Слово длиной 4 п двоичных разрядов занимает одну физическую ячейку памяти и имеет адрес, оканчивающийся по крайней мере двумя нулями, Указаниедлины слова, как правило, содержится в кодеоперации обращения к памяти и поступает вустройство оперативной памяти из процессоракак при чтении, так и при записи. Исключениесоставляют операции чтения в тех случаях,когда процессор не может заранее указатьдлину запрашиваемого слова,Номер модуля памяти, к которому производится обращение, указывается в соответствующем поле адреса.Устройство работает следующим образом,Для записи в память слова длиной и двоичных разрядов записываемое слово должнонаходиться в первом буферном регистре12 процессора, а его адрес - в регистре адреса 8, В случае, если младший двоичный разряд адреса равен нулю, производится выдачазаписываемого слова на выходы первого блока переключения 20 первой ступени коммутации 18, если равен единице - на выходы второго блока переключения 21 первой ступеникоммутации 18; аналогично в соответствиисо значением следующего двоичного разрядаадреса записываемое слово поступает начьтходьт одного из блоков переключения второй ступени коммутации 19 и принимается вгребуемьтй буферный регистр памяти 4, 5, 6или 7, после чего происходит его запись в модуль памяти 1 или 2, при этом остальные трии-разрядных символа, хранящиеся в физической ячейке памяти, к которой произошло обращение, остаются без изменения, т. е. в этихчастях ячейки производится чтение, и считанные символы принимаются в соответствующие буферные регистры памяти. Эти символы, как и вновь записанный символ, сохраняются в буфере памяти 3 до момента очередного запуска модуля памяти 1 или 2.Запись в память двухсимвольных словпроизводится следующим образом. Записываемое слово помещается в первый и второйбуферные регистры 12, 13 процессора и передается на выходы первой ступени коммутации18 без изменения, Если второй младший двоичный разряд адреса равен нулю, записываемое слово передается посредство.,т первогои второго блоков переключения 22, 23 второй ступени коммутации 19 в первый и второй буферные регистры памяти 4, 5, если равен единице - посредством третьего и четвертого блоков переключения 24, 25 второй ступени коммутации 19 в третий и четвертый буферные регистры памяти 6, 7, после чего происходит его запись в модуль памяти 1 или 2.Для записи в память слова максимальнойдлины записываемое слово помещается в буфер процессора 11, откуда без изменения передается в буфер памяти 3 с помощью блока коммутации 16.Каждая запись в модуль памяти 1 или 2сопровождается переписью адреса физической ячейки памяти, в которую производитсязапись, в регистр 9 предыдущего адреса.Таким образом, в результате любой из описанных операций записи слово, переданное10 15 20 25 ЗО 35 40 45 50 55 60 65 из процессора, записывается в модуль памяти 1 или 2; кроме этого, адрес физической ячейки памяти, в которую произведена запись, передается в регистр 9 преыдущего адреса, а содержимое этой ячейки устанавливается в буфер памяти 3.Выполнение алгоритма обмена словом переменной длтшы обеспечттвдст блок 17 унрлвления обменом; необходимые переклтотеттття ц блоке коммутации 16, запуск модуля плмят:т 1 цли 2, прием в буфер памяти 3 запнсывдемых символов с выходов блока коммутлцтнт 16 ц остальных символов с выходов .од ля памяти 1 цлц 2, перепись л;тресл фнзц;сскон ячейки памяти в регистр 9 прсдьтдутцего адреса осуществляются нод управ лсттттем снгнл,-ов, вырабатываемых этим олоко:,т. По окончлттцн цикла обращения к памятц блок 17 управления обменом посылает в процессор сигнал. указывающий, что возможно следтотттгее обращение к памяти.Операции чтения цз оператцвной памяти производятся путем обрдщетцтя к модулю памяти 1 или 2 только в случае, если запрошенное слово отсутствует в буфере памяти 3. Поэтому любая операция чтения начт:идется с анализа сигнала сравнения, вттрлблтывлсмого блоком срдвнснця 1 О. Гсц сигнал сцлвнения отсутствует, производится обращение к модулю памяти 1 нлц 2 по адрес. уклзднному в регистре адреса 8, после чего адрес опрашиваемой ячейки пдмяттт передается в регистр 9 предыдущего адреса. Через определенное время, необходютое для приема считанного кода в буфер пытяттт 3, блок 17 управления обменом вырабатывает сигналы управления блоком комт, тацтттт 16, необходимые для передачи запрошенного слова нз буфера памяти 3 в буфер процессора 11. После завершения цикла обращения к модулю памяти 1 цли 2 в процессор передается сигнал, указывающий, что возможно следуютцее обращение к памяти.Обращение к модулю памяти 1 нлц 2 не производится, если блок сравнения 10 вырабатывает сигнал сравнения. В этом случае блок 17 управления обменом сразу после приема кода операццтт чтения вырдблтывлет сцгналы управления, ооеспечнвгтощце персдачт запрошенного слова посредством блокд коммутации 16 из буфера памяти 3 в буфер процессора 11, а затем сигнализирует, что устройство готово к обмену слег ющпм словом.В случае, когда процессор указывает длину запрашиваемого слова, связь межд буфером памяти 3 ц буфером процессора 11 организуется следующим образом.Слова максимальной длины передаются в буфер процессора 11 посредством блока коммутации 16 без изменения. Двухсттхтвольные слова передаются на входы первого ц второго блоков переключе:тня 20, 21 первой ступени коммутации 18 цз первого ц второго буферных регистров памяти 4, 5 посредством первого и второго блоков переключения 22, 49195210 15 20 25 зо 35 40 45 50 23 второй ступени коммутации 19, если второй младший двоичный разряд адреса равен нулю, и из третьего и четвертого буферных регистров памяти 6, 7 посредством третьего и четвертого блоков переключения 24, 25 второй ступени коммутации 19, если этот разряд равен единице. Первая ступень коммутации 18 передает двухсимвольное слово в первый и второй буферные регистры 12, 13 процессора без изменения, Выделение односимвольного слова в процессе его передачи в буфер процессора 11 происходит в два этапа: в соответствии со значением второго младшего двоичного разряда адреса первая либо вторая пара символов, хранящихся в буфере памяти 3, посредством второй ступени коммутации 19 передается на входы первой ступени коммутации 18, а затем в соответствии со значением младшего двоичного разряда адреса требуемый символ поступает в первый буферный регистр 12 процессора.Чтение из оперативной памяти может также выполняться без указания длины запрашиваемого слова, например, при выборке команды (или микрокоманды). Пусть в вычислительной машине используются двухсимвольные, четырехсимвольные, шестисимвольные и восьмисимвольные команды, размещаемые в памяти следующим образом: двухсимвольная команда располагается в первой или второй половине физической ячейки памяти, четырехсимвольная занимает целую ячейку, шестисим вольная - одну ячейку и первую половину второй, восьмисимвольная - две физические ячейки памяти. Адрес команды указывает ее первый символ, являющийся кодом операции. Двоичная запись адреса двух- символьной команды оканчивается по крайней мере одним нулем, любой другой команды - по крайней мере двумя нулями.Выборка команды (микрокоманды) из оперативной памяти производится следующим образом. В соответствии с адресом, установленным в регистр адреса 8, производится считывание содержимого требуемой физической ячейки в буфер памяти 3. Поскольку в блок управления обменом не поступило указания длины запрашиваемого слова, исходной информацией для управления передачей из буфера памяти 3 в буфер процессора 11 является только адрес команды. Если адрес оканчивается двумя нулями, содержимое буфера памяти 3 без изменения передается в буфер процессора 11, если адрес оканчивается одппм нулем, содержимое третьего и четвертого буферных регистров памяти 6 и 7 передается в первый и второй буферный регистры процессора 12 и 13 соответственно, в результате код операции всегда оказывается в первом буферном регистре процессора. Далее происходит передача содержимого буфера процессора в первую половину регистра команд (микрокоманд) устройства управления вычислительной машины, где происходит определение длины команды по коду операции. Если команда двухсимвольная, третий и четвертый символы, переданные в регистр команд, не учитываются, и вычислительная машина приступает к выполнению команды. Если команда четырехсимвольная, используются все четыре переданные символа. В случае шестисимвольной команды производится повторное обращение к устройству оперативной памяти, передача считанного кода из буфера процессора 11 во вторую половину регистра команд и начинается ее выполнение, причем два последних символа не учитываются, Аналогично происходит выборка восьмисимвольной команды.Описанный алгоритм выборки слов без указания процессором их длины может использоваться в вычислительной машине также при чтении данных, представляемых, например, словами произвольной длины, при этом количество символов, используемых в слове, может указываться первым символом слова.Формула изобретенияУстройство для обмена информацией между оперативной памятью и процессором, содержащее регистр адреса, блок управления обменом, подключенный к буферным регистрам памяти, буферные регистры процессора, отличающееся тем, что, с целью увеличения быстродействия устройства, оно содержит блок сравнения, регистр предыдущего адреса и блок коммутации, входы и выходы которого подключены к соответствующим выходам и входам буферных регистров, а управляющие входы соединены с выходом блока управления обменом, к одному из входов которого подключен выход блока сравнения, первый вход которого соединен с выходом регистра адреса и одним из входов регистра предыдущего адреса, второй вход - с выходом регистра предыдущего адреса, другой вход которого соединен с выходом блока управления обменом.Редактор Б. Нанки ПодписноеСССР аказ 113/10ЦНИ Изд. Ма 1982 Тираж 679 И Государственного комитета Совета Министр по делам изобретений и открытий 113035, Москва, Ж, Раушская наб., д. 45