Устройство для обмена данными между процессорами

СОЮЗ СОВЕТСНИХСОЦИАЛИСТИЧЕСНИХРЕСПУБЛИН А 51) 4 С 06 Р 13/00 ПИСАНИЕ ИЗОБРЕТЕН ДЕТЕЛЬСТВ У ВТОРСКОМ лем моделированияСР Василькогарев.А.С 4325 1983 Ф 24 1983 4669,ГОСУДАРСТВЕННЫЙ НОМИТЕТ ССПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫ(71) Институт пров энергетике АН У(56) Патент США Вкл. С 06 Р 13/00,Патент Франциикл. С 06 Р 15/16,(54) УСТРОЙСТВО ДЛЯ ОБМЕНА ДАННЫМИМЕЖДУ ПРОЦЕССОРАМИ(57) Изобретение относится к областивычислительной техники и может бытьиспользовано в системах, предназначенных для решения итерационными методами системы алгебраических, дифференциальных и интегральных уравнений в реальном времени. Целью изобретения является повышение быстродействия. Устройство содержит 12 блоков обмена, причем каждый блок памяти обмена содержит к узлов памяти,коммутатор, мультиплексор. 2 ил.Изобретение относится к вычислительной технике, в частности, к устройствам связи между процессорами, иможет быть использовано в многопроцессорных системах., предназначенныхдля решения итерационными методамисистем алгебраических, дифференциальных, интегральных уравнений и уравнений в частных производных, когдавозникает необходимость в быстромобмене данными между всеми процессорами на каждом шаге итерации.Целью изобретения является увеличение быстродействия,На Фиг. 1 приведена блок-схемаомногопроцессорной системы, частьюкоторой является предлагаемое устройс.во; на Фиг. 2 - структурнаясхема блока обмена.Устройство, входящее в состав многопроцессорной системы, содержит(Фиг. 1) блоки 1(1)-1(к) обмена системные магистрали 2(1)-2(к) записилокальные магистрали 3(1)-3(к) чтения. Кроме того, на Фиг. 1 приведеныне входящие в состав устройства блоки 4(1)-4(к) основной памяти, процессоры 5(1)-5(к), блоки шинных Формирователей 6(1) 6(к)Блок 1 обмена является памятьюс к независимыми каналами обращенияпо записи и одним каналом обращенияпо чтению, т.е. в этот блок все записывают и один читает, Системная магисграль записи 2(1) является однонаправленной магистралью, которая предназначена для передачи необходимойдля обмена информации ь-м процессоромсистемы: адреса, сигналов управления записью и операнда, Она содержитадресную шину записи, числовую шинузаписи и шину управления записью,Локальная магистраль 3 чтения содержит адресную шину чтения, числовую шину чтения и шину управлениячтением и предназначена для передачи необходимой для чтения информации:адреса и сигналов управления чтением, и приема считанного операнда х-мпроцессором системы.Блок обмена (фиг. 2) содержит узлы 7(1)-7(к) памяти, коммутатор 8 и мультиплексор 9, а также вход 10 разрешения записи узла 7, информационный вход 11 узла 7, вход 12 разрешения чтения узла 7, информационный выход 13 узла 7, информационный вход 14 коммутатора 8, управляющий вход 15 коммутатора 8 и муньтнплексора 9,информацнснный выход 16 мультиплексовра 9.Каждый узел памяти является памя 5 тью с двумя независимыми каналами обращения с произвольным доступом: первым каналом обращения по записи и вторым каналом обращения по чтению ипредназначен для записи и хранения10информации из 1-го процессора системыи чтения ее 1-м процессором,Устройство работает следующим образом.15Процессор 5(1) многопроцессорнойсистемы (Фиг. 1) может функционировать в одном из трех режимов: работас основной памятью 4(1), запись информации в устройство для обмена данными (УОД) и чтение информации с соответствующего блока УОД. При этом всистеме команд процессоров нет специальных команд обмена, УОД являетсяравноценной памятью йроцессора и отличается от основной памяти только25 диапазоном адресов, В зависимости отадресной части команды шинный формирователь 6 подключает к процессору либо основную память 4(1), либо УОД. В режиме записи информации80 в УОД процессор 5(1) выдает в системную магистраль 2(1) записи адрес,операнд и сигналы управления записьюкоторые поступают одновременно навсе блоки обмена. При этом по одно 35 му и тому же адресу всех блоков обмена будет записана одна и та же инФормация,При записи информации в блок обмена (Фиг. 2) адрес ячейки и сигна 40,лы управления записью поступают пошине 10(.) на адресные входы и выходы управления, а операнд по числовойшине 11(1) поступает на числовые входы первого независимого канала об 45 ращения узла 7(1) памяти, Так каксистемная магистраль 2(И записи соездинена только с узлами 7 памятивсех блоков памяти обмена, то записьинформации в УОД могут производить50 одновременно все к процессоров системы в отведенные им узлы памяти. Врежиме чтения информации с УОД процессор 5(.) выдает в локальную магистраль 3(1) чтения адрес и сигналы55 управления чтением, которые поступают на блок 1(.) обмена, считанноеслово по этой же магистрали черезблок шинных Формирсвателей поступает в процессор 5(1.).При чтении ин 1277127формации с блока 1(1) обмен тп разрядов адреса и сигналы управления чтением (фиг. 2) поступают по шине 14 на информационные входы колсмутатора 8, другие 1 ог: и разрядов адре са поступают на адресные входы коммутатора 8 и мультиплексора 9. В зависимости от кода на шине 15 первъе ш разрядов адреса и сигналы управления чтением поступают на одну иэ шин 12, например на шину 12. Тогда ш первых разрядов адреса и сигналы управления чтением поступают на адресные входы и входы управления второго независимого канала обращения узла 7 .памяти, Считанная при этом информация поступает по числовым шинам 13 Ц ) на входы -го мультиплексора 9, В соответствии с кодом на шине 15 информация -го канала муль типлексора поступает на его выходы и далее по числовой шине 16 поступает в магистраль 3, по которой через блок шинных формирователей 6(1) считанная информация поступает в про цессор 5,Формула изобретенияЭОУстройство для обмена данныи между процессорами, содержащее к блоков обмена, причем входы разрешения чтения, первые адресные входы и информационные выходы д-го ( =1,1) блока, обмена подключены соответственно к выходам чтения, разрешения чтения,первым адрес нъм выходам и информациснньм входам ь.-го (1 = 1,Ь.) процессора, о т л и ч а ю щ е е с я тем,что, с целью увеличения быстродействия, каждый блок обмена содержит кузлов памяти, коммутатор и мультиплексор, причем= е (д = 1,1 с.) входыразрешения записи, 1 = е (ъ = 2,1+1)адресные входы и д = е ( = 1 Е) информационные входы 1-го (ъ = 1,К)блока обмена подключены к выходам записи, выходам разрешения записи, вторым адресным выходам и информационным выходам -го (д = 1,1 с) процессора, при этом в каждом блоке обменаинформационные входы коммутатора образуют входы чтения и разрешения чтения блока обмена, управляющий входкоммутатора соединен с управляющимвходом мультиплексора и является первым адресным входом блока обмена,информационный выход мультиплексораявляется информационным выходомблока обмена, входы записи, разрешения записи, адресные входы и информационные входы -го ( = 1,Яузла памяти образуют ъ-й (1 = 1,Е)вход разрешения записи, -й (1 = 2,1 с + 1) адресный вход и -й (д = 1,1 с)информационный вход блока обмена,при этом ъ-я (2 = 1,1 с) группа информационных выходов коммутатора соединена с входами разрешения чтенияго ( = 1,1) узла памяти, информационный выход которого соединен с -м1277127 Составитель С.Пестмалактор И.Рыбченко Техред И.Попович Корректор А.Иль каз д. 4 аушская н жгород, ул. Проектная,Производственно-полиграфическое предприятие 68/43 Тираж ИИПИ Государствен по делам изобрет 3035, Москва, Ж671 Подпиого комитета СССРний и открытий