Устройство для управления обменом информацией процессора с памятью

СОЮЗ СОВЕТСКИХСОЦИАЛИСТИЧЕСКИХРЕСПУБЛИН Р 13 0 ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ ОПИСАНИЕ ИЗОБРЕТК АВТОРСКОМУ СВИДЕТЕЛЬСТВУ 1. 86.БМЕАМЯТЬЮис(21) (22) (46) . (72) (53) (56) В 86А У 12 (54) НОМ (57) лите 405 1347/24-2407,04,8623.07.87. Бюл, У 27В,Н,Бессмертный и В.С,Жижин681.3(088.8)Авторское свидетельство ССС722, кл. С 06 Р 13/00, 1981торское свидетельство СССР2147, кл. С 06 Г 13/00, 14.0УСТРОЙСТВО ДЛЯ УПРАВЛЕНИЯ ОНфОРМАЦИЕЙ ПРОЦЕССОРА С ПИзобретение относится к вычьной технике и может быть и пользовано для построения процессорных систем с быстрой памятью. Цельюизобретения является повышение надежности устройства за счет организации резервирования памяти. Устройство содержит первый 1 и второй 2счетчики адреса, блок 5 распределения команд, блок 6 управления, генератор 7 импульсов и распределитель8 импульсов. Устройство обеспечиваетадресацию памяти с произвольной выборкой и резервирование памяти наслучай отказа. 1 з.п. ф-лы, 1 ипИзобретение относится к вычислительной технике, в частности к устройствам для напряжения с памятью, иможет быть использовано для построения процессорных систем с быстройпамятью.Цель изобретения - расширениефункциональных воэможностей устройства за счет организации работы с 10двумя блоками памяти.На чертеже представлена структурная схема устройства,Устройство содержит первый 1 ивторой 2 счетчики адреса, первый 3 15и второй 4 блоки памяти, блок 5 распределения команд, блок 6 управления,генератор 7 импульсов, распределитель 8 импульсов, вход 9 запускаустройства. Блок 5 содержит триггер 2010, первый 11 и второй 12 элементыИ-НЕ, первый 13, третий 14, четвертый 15 и второй 16 элементы И, первый 17 и второй 18 элементы ИЛИ-НЕ,первый 19 и второй 20 элементы НЕ, 25Блок 6 управления содержит с первогопо пятый триггеры 21-25, элементИЛИ 26. Устройство содержит такжепервый 27,и второй 28 переключатели,Устройство работает следующим образом,Блок 6 управления вырабатываетпоследовательность команд, реализующих алгоритм (зались-считывание) ра-,боты с памятью.35Синхронизация блока 6 осуществляется генератором 7 через распределитель 8, который представляет собойсдвиговый регистр, управляемый импульсами с выхода генератора 7.Для сопряжения во времени работытриггеров блока 6 управления и синхроимпульсов СИ 1-СИ 4, длительность последних может быть дополнительно сфор"мирована формирователями импульсов 45по переднему фронту (не показано). Однократная развертка распределителя 8 составляет цикл синхронизации,который может включать различное 50количество тактовых сигналов, например четыре: СИ 1-СИ 4,Информация, подлежащая записи вблоки 3 и 4, привязывается к сигналу запуска в шине 9 и при необходимости может быть синхронизирована соответствующим сигналом с выхода блока 6,например с выхода триггера 21. Сигнал запуска в шине 9 используется также для синхронизации счетчиков1 и 2.Распределитель 8 устанавливаетсяв исходное состояние при подаче напряжения питания, этому состояниюсоответствует единичный потенциалсигнала СИ 4, который устанавливаеттриггеры 23 и 24 в единичное положение. Единичный потенциал с выходатриггера 23 устанавливает триггер25 в нулевое положение, которому соответствует единичный потенциал наего инверсном выходе,Установка триггера 10 блока 5 вединичное положение соответствуетрежиму записи для блока 3 и режимусчитывания для блока 4. Единичноеположение триггера 23 блока 6 является запретом на запись в блоки 3 и4, а единичное положение триггера24 - запретом на считывание информации из блоков 3 и 4,Сигнал запуска в шине 9 меняетположение триггера 10 и, таким образом, производит смену режимов записии считывания в блоках 3 и 4,С выходов генератора 7 на входысинхронизации триггеров 21 и 22 соответственно поступают импульсы частоты считывания и записи. Триггеры21 и 22 под воздействием импульсовс выходов генератора 7 подготавливают триггеры 23 и 24 к работе по СИ 1,Если под воздействием импульсовс выхода генератора 7 триггеры 21и 22 опрокидываются в единичноесостояние, то под воздействием СИ 1триггеры 23 и 24 устанавливаются в нулевое состояние, при этом на выходеэлемента И-НЕ 11 появляется нулевойпотенциал, разрешающий производитьзапись в блок 3. Запись происходитпо СИ 2, который устанавливает триггер25 в единичное положение, при этомна выходе элемента ИЛИ-НЕ 17 появляется нулевой потенциал, поступающийна стробирующий вход блока 3Считывание из блока 4 происходитпри сохранении единичного потенциалана выходе элемента И-НЕ 12 и возникновении нулевого потенциала на выходе элемента ИЛИ-НЕ 18, который возникает при единичном потенциале наинверсном выходе триггера 24, Записьи считывание информации в блоках 3и 4 происходит без взаимоисключения.Если в процессе работы поступаетинформация об искажении достовернос 132549455 ти информации от блока контроля, тоэтот сигнал можно использовать дляперевода блока 3 или 4 в работу порезервной зоне, которая подключаетсяк работе сменой потенциала на входе А н . Смена потенциала может производиться вручную с помощью переключателей 27 и 28. Формула изобретения 1. Устройство для управления обменом информацией процессора с памятью, содержащее блок управления, генератор импульсов и распределитель, причем с первого по четвертый выходы распределителя импульсов подключены к входам синхронизации с первого по четвертый блок управления, тактовый вход распределителя импульсов подключен к первому выходу генератора импульсов, второй и третий выходы которого подключены соответственно к пятому и шестому входам синхронизации блока управления, первый счетчик адреса, вход сброса которого подключен к входу устройства для подключения выхода запуска процессора, выход первого счетчика адреса соединен .с выходом устройства для подключения к адресному входу первого блока памяти, о т л и ч а ю щ е е - с я тем, что, с целью расширения функциональных возможностей устройства за счет организ,ации работы с двумя блоками памяти, в него введены блок распределения команд и второй счетчик адреса, причем вход сброса второго счетчика адреса и вход запуска блока распределения команд соединены с входом устройства для подключения к выходу запуска процессора, выход второго счетчика адреса соединен с выходом устройства для подключения к адресному входу второго блока памяти, тактовые входы первого, второго счетчиков адреса соединены соответственно с первым, вторым выходами блока распределения команд, третий, четвертый выходы которого соединены с выходами устройства для подключения к входам выборки соответственно первого, второго блоков памяти, пятый, шестой выходы блока распределения команд подключены к выходам устройства для подключения к входам разрешения чтения/записи соответственно первого, второго блоков памяти,5 10 15 20 25 30 35 40 45 50 с первого по третий выходы блока управления соединены с входами разрешения соответственно с первого потретий блока распределения команд,четвертый выход блока управления соединен с выходом устройства для подклю. чения к входу прерывания процессора, причем блок распределения команд содержит триггер, первый, второй элементы И-НЕ, с первого по четвертый элементы И, первый, второй элементы ИЛИ-НЕ, первый, второй элементы НЕ, причем первый вход разрешения блока соединен с первыми входами первого, второго элементов И-НЕ, второй вход разрешения блока соединен с первыми входами первого, второго элементов И, третий вход разрешения блока соединен с первыми входами третьего,четвертого элементов И, выходы с первого по шестой блока соединены соответственно с выходами первого, второго элементов НЕ, первого, второгоэлементов ИЛИ-НЕ, первого, второгоэлементов И-НЕ, вход запуска блока соединен с входом синхронизации триггера, единичный выход которого соединен с вторыми входами первого элемента И-НЕ, первого и четвертогоэлементов И, нулевой выход триггерасоединен с вторыми входами второгоэлемента И-НЕ, второго и третьегоэлементов И, выходы первого, второго элементов И соединены соответственно с первыми входами первого, второго элементов ИЛИ-НЕ, вьгходы третьего,: четвертого элементов И соединены соответственно с вторыми входами первого, второго элементов ИЛИ-НЕ, выходы первого, второго элементов ИЛИ-НЕ соединены с входами соответственно первого, второго элементов НЕ. 2. Устройство по п, 1, о т л и -ч а ю щ е е с я тем, что блок управления содержит с первого по пятый триггеры и элемент ИЛИ, причем пятый,шестой входы синхронизации блокасоединены с входами синхронизации соответственно первого, второго триггеров, первый вход синхронизацииблока соединен с входами синхронизации третьего и четвертого триггеров,единичные входы которых соединены с вторым входом синхронизации блока,третий, четвертый входы синхронизации блока соединены соответственнос входом синхронизации пятого триггера и с первым входом элемента ИЛИ,1325494 Составитель С.ВурухинТехред Л.Сердюкова Корректор В,Бутяга Редактор В.Петраш Тираж 672 Подписное ВНИИПИ Государственного комитета СССР по делам изобретений и открытий 113035, Москва, Ж, Раушская наб д, 4/5Заказ 3111/45 Производственно-полиграФическое предприятие, г, Ужгород, ул. Проектная, 4 второй вход и выход которого соединены соответственно с единичным выходом четвертого триггера и с четвертым выходом блока, нулевой выходтретьего триггера соединен с информационным входом пятого триггера,с нулевым входом первого триггера ис первым выходом блока, второй выходблока соединен с выходом пятоготриггера, нулевой выход четвертоготриггера соединен с нулевым входом второго триггера и с третьим выходом блока, информационные входы первого, второго триггеров соединены с шиной единичного потенциала устройства, 5 нулевые выходы первого, второготриггеров соединены соответственно с информационными входами третьего и четвертого триггеров, единичный выход третьего триггера соединен с 10 нулевьи входом пятого триггера.