Устройство для сопряжения вычислительного модуля с магистралью

СОЮЗ СОВЕТСНИХСОЦИАЛИСТИЧЕСНИХРЕСПУБЛИН А 1 б Г 13/20ЗОБ ПИСАН ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ К АВТОРСКОМУ СВИДЕТЕЛЬСТ(56) Авторское свидетельство СССР В 1100615, кл. С 06 Р 13/20, 1983.Авторское свидетельство СССР Ф 3730781, кл. С 06 Г 13/14, 1984. (54) УСТРОЙСТВО ДДЯ СОПРЯЖЕНИЯ ВЫЧИСЛИТЕЛЬНОГО МОДУЛЯ С МАГИСТРАЛЬЮ (57) Изобретение относится к вычислительной технике и может быть испальзовано для сопряжения модулей, входящих в вычислительную систему магистрального типа "общая шина". Целью изобретения является сокращение аппаратурных затрат устройства, Эта цель достигается тем, что в устройство,содержащее блок 18 управления циклом обмена, блок 24 регистра управления, блок 20 дешифрации состояния, блок 22 прямого доступа к памяти, блок 23 прерывания и блок усипения, введены блок 1 счета време ни, блок 16 формирования стробов управления, генератор 15 тактовых импульсов и элементы И 26 и 27. 3 з.п, ф-лы, 9 ил,1325495 ЯпрадмюееодрасонЪеоЯнюеавЯффа" фиемЯаюеаФ Составитель В.ВертлиТехред Л.Сердюкова едактор А.Ворович оррек С,Черн 11(45 Тираз 672ВНИИПИ Государственного комитетпо делам изобретений и откр 113035, Москва Ж, Раушская н Подписно СР Заказ 31 д.4(5 оизводственно-полиграфическое гредприятие, г.ужгород, ул,Проектн йИзобретение относится к вычислительной технике и может быть использовано для сопряжения модулей вычислительной системы с интерфейсом "Общая шина".Целью изобретения является повышение пропускной способности устройствапри обмене массивами данных,На фиг.1 представлена блок-схема устройства; на фиг,2 - 7 - функциональные схемы блока формирования стробов управления, блока управления циклом обмена, блока коммутации режима исполнителя, блока управленияпрямым доступом к памяти, блока прерывания и блока дешифрации режима работы; на фиг.8 и 9 - временные диаграммы выполнения устройством операций "Запись" и "Чтение",20 Устройство содержит (фиг.1) блок 1 счета времени с выходом 2 сигнала ошибки по тайм-ауту, интерфейс 3 связи устройства с вычислительным модулем, первый-четвертый приемопередатчики 4-7 блока усиления, интерфейс 8магистрали "Общая шина", двунаправленные линии 9-12 связи входов-выходов пркемопередатчиков 4-7 с .шинами синхронизации задатчика и исйолнителя, управления, приема-выдачи и заняФтости, образующие группу входов-выходов блока усиления, линии 13 и 14 выходов приемопередатчиков 4 и 5, генератор 15 тактовых импульсов, блок 16 формирования стробов управления полинии 17 второго выхода, разрешающий работу генератора 15, блок 18 управления циклом обмена, четвертым выходом связанный по линии 19 интерфейсом 8, блок 20 дешифрации состояния, первым выходом по линии 21 соединенный с входом приемопередатчика 5, блок 22 прямого доступа и памяти, блок 23 прерывания, блок 24 регистра управления, выдающий сигналы с выхода по линиям (шине 25), элементы И 26 и 27, линии 28 и 29 выходов элементов И 26 и 27, линии 30 и 31 сигналов запросаи разрешения прямого доступа к памя" ти, линия 32 сигнала разрешения прямого доступа магистрали, линии 33 и 34 сигналов первой и второй занятости, линии 35 и 36 запроса и разрешения передачи и линия 37 разрешения передачи прерывания, линия 38 начальной установки, линия 39 синхронизации, линия 40 готовности данных,-ли 253035405055 ния 41 кода операции, линии 42 режима работы, линии 43 и 44 сигналов выдачи адреса и вектора прерывания, линия 45 сигнала подготовки (сброса) блока 1,линия 46 сигнала синхронизации задатчика, линия 47 сигнала селекции адреса, линии 48 управления данных, линия 49 сигнала управления, задающего режим приема или выдачи на интерфейсе 8, линия 50 сигналов управления данными, линии 51 и 52 сигналов блокировки блока 16 и стробирования блока 18, линия 53 сигнала конца работы, линия 54 сигнала последнего цикла, линия 55 сигнала занятости интерфейса 8, линии 56 и 57 сиг. налов подтверждения выборки.Блок 16 формирования стробов управления (фиг.2) содержит счетчик 58 и дешифратор, состоящий из элемента И-ИЛИ-НЕ 59, элементов И-НЕ 60-62, элемента ИЛИ 63, линии 64 входа задания режима, линий 65 и 66 входа разрешения блока.Блок 18 управления циклом обмена (фиг.З) содержит линии 67 и 68 входа стробирования блока 18, регистр 69 сдвига, узел 70 шифрации состояния, коммутатор 71 установки регистра сдвига и узел 72 коммутации сигналов прерывания. На фиг.З показаны составляющие блок 18 элемент И-ИЛИ 73, линии 74-77 сигналов запросов передачи, прямого доступа, прерывания и сигнала запроса последующего прерывания после передачи данных, линии 78-80 сигналов приема и выдачи данных и выдачи вектора прерывания. Регистр 69 состоит из триггеров 81 и 82, узел 70 содержит элементы И-НЕ 83-87, элементы И 88 и 89, элемент И-ИЛИ-НЕ 90, триггер 91 конца цикла, узел 72 содержит элемент И-ИЛИ 92, элемент И-НЕ 93 и элемент И 94,Блок 20 дешифрации состояния (Фиг.4) представляет дешифратор 95, линии 96 и 97 образуют второй выход блока О, дешифратор 95 построен на элементах И 98 и НЕ 99, элементах И-НЕ 100-102 и элементах ИЛИ 103 и 104. Блок 22 прямого доступа содержит (фиг,5) регистр 105, элемент И-НЕ 106, формирователь 107 импульса (одновибратор), элемент И 108, элемент И-НЕ 109, элемент И 110, элемент И-НЕ 111, линию 112 сигнала начала работы, эле 1325495мент И-НЕ 13, триггеры 114-116 регистра 105.Блок 23 прерывания содержит (фиг.6)регистр 117, элемент И-НЕ 118, формирователь 119 импульсов (одновибратоД,элемент И 120, элемент И-НЕ 121, эле-,мент И 122, элемент И-НЕ 123, линию124 сигнала запроса передачи, триггеры 125-127 регистра 117 и элемент 10И-НЕ 128,Блок 24 регистра управления содержит ( Фиг.7) триггер 129 начала работы, регистр 130 режимов, узел 131дешифрации, элемент ИЛИ 132, линии 15133 и 134 сигналов передачи и последующего прерывания, узел 131 состоитиз элемента И-НЕ 135, элемента НЕ 136,элемента И-НЕ 137 и элемента И-ИЛИ-НЕ 138,На чертежахтакже показаны линия 139 20сигнала конца синхронизации, дешифратор 140 блока 16 и линии 141 и 142разрешения и блокировки второго выхода блока 16.Устройство работает следующим образом.Устройство осуществляет асинхронное управление сопрягаемым вычислительным модулем при обмене с магистралью "Общая шина" по принципу зап. 30рос-ответ,Устройство может находится в двухсостояниях - исполнителя (управляемое устройство) и задатчика (управляющее устройство). В состоянии исполнителя устройство осуществляетуправление сопрягаемым модулем, являющимся пассивным устройством на "Общей шине". Инициатором обмена служитактивное устройство, задающее на общей шине код операции, адрес сопрягаемого модуля и сигнал синхронизации задатчика. В состоянии задатчикаустройство управляет сопрягаемым модулем, являющимся активным устройством,Управление сопрягаемым модулем всостоянии исполнителя осуществляетсяблоком 20 (фиг.4), Обмен управляющими сигналами между сопрягаемым моду:лем и интерфейсом 8 происходит в следующей последовательности.При наличиях на линиях 47 и 13сигналов высокого уровня, в зависимости от кода управления на линии 49,на выходе 48. вырабатывается либо сигнал "Прием данных" (линия 96), либосигнал "Выдача данныхф (линия 97).Эти сигналы поступают через интерфейс 3 в сопрягаемый модуль, После выполнения модулей требуемой операцииблок 20 получает по линии 40 сигнал"Готовность данных". На выходе элемента И-НЕ 100 вырабатывается сигнал"Синхронизация исполнителя", поступающий по линии 21 на вход приемопередатчика 5, передающего сигнал "Синхронизация исполнителя" в интерфейс8. В ответ на последний сигнал "Синхронизация исполнителя" из общей шины от активного модуля приходит сброссигнала "Синхронизация задатчика".Блок 20 осуществляет сброс сигналов"Выдача данных" или "Прием данных",а также сигнал "Синхронизация исполнителя". На этом заканчивается обменуправляющими сигналами в режиме ис-,полнителя между сопрягаемым модулеми магистралью (" Общей шиной"),Если устройство не находится всостоянии исполнителя, то оно можетперейти в состояние задатчика. Дляэтого на блок 24 по линиям 39, 133 и134 поступают из сопрягаемого модулячерез интерфейс 3 сигнал "Начало работы" и идентификаторы режима работы"Передача" и "Последующее прерывание".Дешифрация режима работы происходитс помощью узла 131. По сигналу "Начало работы" в линии 39 устанавливаетсятриггер 129, выход которого формиру- .ет на входах установки регистра 130высокий уровень напряжения. По заднему Фронту сигнала "Начало работы"взводится соответствующий режиму работы один из триггеров регистра 130,причем появление высокого уровней напряжения на его первом инверсном выходе соответствует режиму запроса передачи данных, на втором инверсном выходе - режиму выдачи вектора прерывания, на четвертом инверсном выходе -режиму прямого доступа к памяти. Третий выход регистра 130 устанавливается в состояние лог. "1" для операции"Чтение" и лог, "О" для операции "Запись" в зависимости от сигнала "Кодоперации" на линии 41,В режиме выдачи вектора прерывания. Инициатором обмена является сопрягаемый модуль. Выполнение режимаделителя на два этапа; захват "Общейшины" и выдача вектора прерывания,Режим работы задается сигналом на линии 124 блока 23 (фиг.6), выработанном на выходе элемента ИЛИ 132 блока24, На выходе элемента И-НЕ 123 выра 5 1325495"Вьдача вектора", Сопрягаемый модуль, 40 рый подается в линию 19 интерфейса 8. 45В ответ по линии 14 из общей шины,50 55 Выполнение режима обмена даннымипо его запросу передачи осуществляетбатывается сигнал "Запрос передачи",который подается по линии 35 в интерфейсе 8. В ответ из общей шины полинин 37 поступает сигнал "Разрешениепередачи", по переднему фронту которого одновибратор 119 вырабатываетимпульс, По переднему фронту импульса стробируется триггер 125 и с егоинверсного выхода сигнал "Разрешениепередачи" высокого уровня снимаетсядля передачи в интерфейс 8 дальнейшей трансляции по общей шине при условии отсутствия запроса передачи изблока 24, Если триггер 125 не сработал, то с его инверсного выхода сигнал низкого уровня блокирует дальнейшую трансляцию по общей шине при том импульса одновибратора 119 стробируется триггер 126 н на его инверсном выходе вырабатывается сигнал"Подтверждение выборки" для передачипо ливии 56 в интерфейс 8. В ответна общей шине в линии 37 происходитсброс сигнала "Разрешение передачи"и при отсутствии сигналов "Синхронизация исполнителя" и "Занятость" налиниях 14 и 55 устанавливается триггер 127, на инверсном выходе которого вырабатывается сигнал занятостив линию 34. Через элемент И 26 иприемопередатчик 6 сигнал с линии 34транслируется на линию 11 интерфейса 8. На этом заканчивается этап захвата общей шины,При требовании прерывания сопрягаемый модуль и вырабатывает сигнал занятости на линии 34 блока 18, который вырабатывает в линии 44 сигнал получив сигнал "Вьдача вектора" поинтерфейсу 3, выдает в линию 40 сигнал "Готовность данных". Узел 72 вырабатывает сигнал "Прерывание", котоприходит сигнал "Синхронизация исполкителя". Узел 2 сбрасывает сигналы"Выдача вектора" и Прерывание",Сброс сигнала "Выдача вектора" в линии 44 приводит к сбросу триггера129 блока 24, который устанавливаетв исходное состояние регистр 130 итриггеры 126 и 127. При этом режимвыдачи вектора прерывания заканчивается,5 Ю 15 ся в два этапа; захват общейшины и управление обменом данных. Между сопрягаемым модулем и пассивным модулем на общей шине. Захват общей шины происходит аналогично захвату общей шины при выполнении режима выдачи век - тора прерывания, После вьдачи сигнала "Занятость" в линию 55 происходит обмен управляющими сигналами для обмена данными по общей шине, В работу включаются блок 18, генератор 15 и блок 16. При поступлении по линиям 74 и 33 блока 18 сигнала требования передачи и сигнала занятости узел 70 вырабатывает на линии 43 сигнал "Выдача адреса ", который поступает на интерфейс 3. Сопрягаемый модуль выдает адрес на общую шину, Код управления на общей шине задается сопрягаемым модулем с помощью сигнала "Код операции" в линии 41.При выполнении операции "Запись" (фиг,8) по сигналу "Выдача адреса" узел 70 вырабатывает сигнал "Вьдача данных", который поступает по линии 79 в сопрягаемый модуль, который получив этот сигнал выдает данные на общую шину, а в линию 40 выдает сигнал "Готовность данных". По сигналу в линии 40 дешифратор 140 формирует на линии 141 сигнал, разрешающий работу генератора 15. При поступлении тактовых импульсов счетчик 58 формирует на линиях 67 и 68 первый и второй стробы управления, которые поступаю на входы синхронизации регистра 69. Но заднему фронту второго строба управления (через 150 нс) срабатывает триггер 81 и на выходе узла 70 в линии 46 вырабатывается сигнал "Синхронизация задатчика", который поступает на общую шину, При установке триггера 81 на линии 142 дешифратор 140 вырабатывает сигнал блокировки генератора 15. Генератор 15 блокируется до тех пор, пока на линии 14 не появится сигнал "Синхронизация исполнителя", Срабатывает коммутатор 71,который устанавливает триггер 82, снимая блокировку генератора 15. По следующему заднему фронту второго строба управления на линии 68 сбрасы-" вается триггер 81 регистра 69, На выходе элемента И-НЕ 87 вырабатывается сигнал конца цикла, стробирующий триг гер 91, формирующий в линию 65 сигнал "Конец цикла". Обмен массивом слов заканчивается приходом из соп 1325495рягаемого модуля по линии 54 сигнала"Последний цикл", По заднему фронтуследующего строба сбрасывается триггер 91, снимая сигналы на линиях 435и 79 и сбрасывая триггер 129, чем выводятся в исходное состояние регистр130 и .триггер 127.При выполнении операции "Чтение"(фиг.9) сигналом "Выдача адреса" влинии 43 снимается блокировка с генератора 15 и на блок 16 поступают такты, записывающие счетчик 58, Череззаданное время (150 нс) по заднемуФронту сигнала в линии 68 срабатыва яет триггер 81, формируя в линиях 46и 66 сигналы "Синхронизация задатчика". Высокие уровни сигналов на линиях 66 и 139 приводят к блокировкегенератора 15 до прихода из линии 14сигнала "Синхронизация исполнителя",по которому устанавливается триггер82. Генератор 15 запускается и на линии 67 Формируется первый строб.Через такт (75 нс) по второму стробу 25(линия 68) для передачи сопрягаемомумодулю на линии 78 формируется сигнал "Прием данных", который черезэлемент ИЛИ 103 и на линию 96 поступает через интерфейс 3 в модуль, Соп- З 0рягаемый модуль осуществляет приемданных в общей шины выдает в линию40 сигнал "Готовность данных". Зтотсигнал снова разблокирует генератор15 аналогично тому, как это:. происходит при выполнении операции "Запись". Через 75 нс вырабатывается сиг.нал "Конец цикла" и происходит сброссигналов "Выдача адреса", "Занятость.На этом выполнение операции Чтение" 40заканчивается,При превышении регламента временина приход по линии 14 сигнала "Синхронизация исполнителя" с общей шиныот пассивного модуля срабатывает блок1, выдавая на интерфейс 3 сигнал сбояпо времени, который поступает такжена блок 18. Таким образом, окончаниеобмена происходит либо по приходу сигнала "Синхронизация исполнителя", либо по сигналу сбоя с выхода блока 1,В ответ на сигнал сбоя сопрягаемыймодуль посылает по лини:45 сигнал"Подготовка" на блок 1, которым последний приводится в исходное состояние,При наличии сигнала на линии 134выполняется режим обмена данными по запросу передачи с последующим прерыванием, при этом этапы захвата общей шины и обмена данными происходят аналогично описанному. Однако с приходом по линии 54 сигнала "Последний цикл" не происходит сброса триггера 127, а происходит переход в режим выдачи вектора прерывания после обмена данными.Выполнение режима прямого доступа к памяти происходит в два этапа: захват шины и обмен данными. На этапе захвата шины участвуют блоки 24 и 22. С выхода регистра 130 на линии 75 при наличии сигналов на линиях 133 и 134 устанавливается сигнал запроса прямого доступа в блок 22, который формирует сигнал в линию 30 общей шины. В ответ по линии 32 приходит сигнал "Разрешение прямого доступа", запирающий одновибратор 107, По переднему фронту выходного импульса одновибратора 107 срабатывает триггер 114, по заднему Фронту срабатывает триггер 115, вырабатывающий сигнал "Подтверждение выборки" на линии 57, которым сбрасывается сигнал линии 30. На магистрали в ответ на сигнал в линии 57 срабатывает сигнал в линии 32 и на инверсном выходе триггера 116 устанавливается сигнал занятости, поступающий в общую шину по линии 33. В блоке 18 формируется сигнал "Выдача адреса " ( линия 43), и начинается этап обмена данными в описанных режимах "Запись" или Чтения . Появление сигнала "Последний цикл" в линии 54 от сопрягаемого модуля сбрасывает триггеры 91, 115, 116 и 129.формула изобретения1. Устройство для сопряжения вычислительного модуля с магистралью, содержащее блок управления циклом обмена, блок дешифрации состояния, первый и второй информационные входы которого подключены соответственно к первому и второму выходам блока усиления, первый и второй входы синхронизации блока усиления соединены соответственно с первыми выходами блока дешифрации состояния и блока управления циклом обмена, второй и третий выходы которого соединены соответственно с третьим информационным входом блока дешифрации состояния и информационным входом регистра. управ.ления, выходом соединенного с входом задания режима работы блока прерывания, первый выход которого подключен к входу состояния режима прерывания5 блока управления циклом обмена, и блок прямого доступа к памяти, причем группы выходов блока прерывания и блока прямого доступа к памяти являются соответствующими группами вы ходов устройства для подключения к входным шинам запроса и разрешения прерывания и запроса и разрешения прямого доступа магистрали, входы разрешения блока прерывания и блока 15 прямого доступа к памяти являются соответствующими входами устройства для подключения к выходным шинам разрешения прерывания и разрешения прямого доступа магистрали, четвертый выход блока управления циклом обмена и груп. па входов-выходов блока усиления являются соответственно выходом и группой входов-выходов устройства для подключения к управляющей шине преры вания и группе шин синхронизации магистрали, о т л и ч а ю щ е е с я тем, что, с целью сокращения аппаратурных затрат устройства, в него введены блок счета времени, блок форми рования стробов управления, генератор тактовых импульсов и два элемента И , причем первый и третий выходы блока усиления соединены с входами пуска и останова блока счета време 35 ни, выход которого подключен к входу сбоя блока управления циклом обмена, вход режима прямого доступа к памяти которого соединен с первым выходом блока прямого доступа к памяти и пер О вым входом первого элемента И, вторым входом и выходом подключенного соответственно к первому выходу блока прерывания и к третьему входу блока усиления, четвертый и третий вы 45 ходы которого соединены соответственно с входами разрешения и синхронизации блока прямого доступа к памяти, вход задания режима которого подклю- чен к выходу регистра управления, чет О вертому входу блока усиления и входам задания режима блока формирования стробов управления и блока управления циклом обмена, пятый выход и вход стробирования которого соедине 55 ны соответственно с входом разрешения и первым выходом блока формирования стробов управления, тактовый вход и второй выход которого соецинены соответственно с выходом и входомразрешения генератора тактовых импульсов, а вход сброса блока формирования стробов управления соединенс шестым выходом блока управленияциклом обмена, вход синхронизацииисполнителя соединен с третьим выходом блока усиления, выход второгоэлемента И является выходом устройства для подключения к шине подтверждения выборки магистрали, а первыйи второй входы второго элемента И соединены соответственно с вторыми выходамиблоков прямого доступа к памяти ипрерывания, группы синхронизирующихвходов блока управления циклом обмена, блока прерывания, блока прямогодоступа к памяти, группа информационных входов блока дешифрации состояния, группа информационных входов исинхровход регистра управления, входсброса блока счета времени и синхровход блока формирования стробов управления образуют группу входов устройства для подключения к выходным шинаминтерфейса вычислительного модуля,группа выходов блока управления циклом обмена, выход блока счета времени и второй выход блока дешифрациисостояния образуют группу выходовустройства для подключения группывходных шин интерфейса вычислительного модуля. 2, Устройство по п.1, о т л и ч аю щ е е с я тем, что блок формирования сгробов управления содержит счетчик, первый и второй выходы которогообразуют первый выход блока, а синхровход и вход сброса являются соответственно тактовым входом и входомсброса блока, и дешифратор состояния,причем первый выход дешифратора состояния соединен с входом разрешениясчетчика, второй и третий выходы дешифратора состояния образуют второйвыход блока, а группа информационныхвходов дешифратора состояния соединена с вторым выходом счетчика и входами разрешения, задания режима и синхровходом блока,3. Устройство по п.1, о т л и ч аю щ е е с я тем, что блок управления циклом обмена содержит узел коммутации управляющих сигналов прерывания, регистр сдвига, первый и второй синхровходыкоторого образуют вход строби 1325495рования блока, узел шифрации и состояния и коммутатор установки регистра сдвига причем выход и первый, второй информационные входы коммутатора установки регистра сдвига соединены соответственно с входом установки, первым выходом регистра сдвига и входом сбоя блока, а управляющий вход коммутатора установки регистра сдвига соединен с входом синхронизации исполнителя блока и входом управления узла коммутации управляющих сигналов прерывания, группа информационных входов которого подключена к груп пе синхрониэирующих входов блока, входу задания режима блока, входу за" дания состояния режима прерывания блока и первому выходу узла шифрации состояния, группа информационных вхо О дов которого соединена с входом стробирования блока, входом режима блока, первым, вторым, третьим и четвертым выходами регистра сдвига, входами состояния режимов прерывания и прямо го доступа и группой синхронизирующих входов блока, вход сброса регистра сдвига соединен с группой синхронизирующих входов блока, первый выход узла коммутации управляющих сигналов прерывания является четвертым входом. блока, второй выход узла коммутации управляющих сигналов прерыва, ния и первый выход узла шифрации состояния образуют третий выход блока, первый выход узла шифрации состояния первый и четвертый выходы регистра сдвига образуют пятый выход блока, вторые выходы узлов шифрации состояния и коммутации управляющих сигналов прерывания образуют шестой выход блока, третий выход узла шифрации состояния является первым выходом блока, четвертый.и пятый выходы узла шифрации состояния образуют второй выход блока,4. Устройство по п,1, о т л и ч аю щ е е с я тем, что регистр управления содержит регистр, триггер начала работы, элемент ИЛИ и узел дешифрации, причем первый вход синхронизации регистра соединен с входом синхронизации регистра управления и установочным входом триггера начала работы, выходом подключенного к входу установки регистра, информационные входы второго и четвертого разрядов регистра подключены соответственно к первому и второму выходам узла дешифрации, третий выход которого подключен к второму входу синхронизации регистра и входу сброса триггера начала работы, информационный вход первого разряда регистра, соединенный с первым информационным входом узла дешифрации, информационный вход третьего разряда регистра и второй информационный вход узла дешифрации образуют группу информационных входов регистра управления блока, прямые выходы первого и второго разрядов регистра подключены соответственно к первому и второму входам элемента ИЛИ, прямые выходы первого и четвертого разрядов регистра соединены соответственно с третьим и четвертым информационными входами узла дешифрации, пятый информационный вход которого и синхровход триггера начала работы образуют информационный вход регистра управления, выход триггера начала работы, инверсные выходы с первого по четвертый включительно разрядов регистра, выход элемента ИЛИ и группа информационных входов регистра управления образуют выход регистра управления.