Резервированное вычислительное устройство

(51) 4 С 06 Р 11/ 05 К 10 00 ПИСАНИЕ НИЯ ОМУ СВИДЕ ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИс( 56) Авторское свидетельство СССР 9 551644, кл. О 06 Р 11/00, 1977.Авторское свидетельство СССР У 849222 кл. О 06 Р 15/16, 1981. ( 54 )( 57 )РЕЗЕРВИРОВАННОЕ ВЫЧИСЛИТЕЛЬНОЕ УСТРОЙСТВО, содержащее два блока памяти и процессор, информа" циоиный выход и выход обращения которого соединены с одноименными входами блоков памяти, информационные выходы которых через мультиплексор подключены к информационному входу процес сора, о т л и ч а ю щ е е с я тем, что, с целью повышения быстродействия в него введены генератор импульсов, блок запрета и блок управления, вход контроля, вход обращения и выход запрета контроля которого соединены с одноименными выходами и входом первого блока памяти, первый и второй управляющие выходы - с соответствующими входами мультиплексора и блока запрета, а синхровход - с первым выходом генератора импульсов, второй выход которого соединен с соответствующим синхровходом блока запрета, выход которого соединен с синхровходом процессора.,120 блока 2, Устройство по и. 1, о т л и - ч а ю щ е е с я тем, что блок памяти содержит элемент зддержки, элемент сравнений, элемент свертки, регистр и накопитель, вход которого соединен с информационным входом блока памяти, первый выход - с входом элемента свертки и первым входом регистра, второй выход - с первым входом элемента сравнения, второй, третий вхоДы и выход которого соединены соответственно с выходом элемента свертки, входом запрета контроля и контрольным выходом блока памяти, вход обращения которого соединен с входом элемента задержки, первый выход которого соединен с выходом обращения блока памяти, а второй выход - с вторым входом регистра, выход которого являет -0292 ся информационным выходом памяти. 3, Устройство по и, 1, о т л .ич а ю щ е е с я тем, что блок управ ления содержит элемент И, счетчик и два триггера, первые и вторые входы которых являются соответственновходами контроля и обращения .блокауправления, первый управляющий выходи выход запрета контроля которогосоединены с первым и вторым выходамипервого триггера а второй управляющий выход - с выходом второготриггера и первым входом элемента. И,. второй вход которого соединен ссинхровходом блока памяти и первымвходом счетчика, а выход - с вторымвходом счетчика, выход которого соединен с третьим входом второго триг, гера.1Изобретение относится к вычислительной технике и может быть использовано в системах с повышенными требованиями к надежности и быстродействию.Цель изобретения - повышение быстродействия устройства.На фиг.1 представлена схема уст. - ройства; на фиг. 2 - схема блока па мяти 1 на фиг.З - схема блока управления; на фиг.4 - временные диаграммы работы.Устройство (фиг,1) содержит про- цессор 1, блоки 2 памяти, мультиплексор 3, блок 4 управления, генератор 5 импульсов и блок 6 запрета.Блок 2 памяти содержит (Фиг.2) накопитель 7, регистр, 8, элемент 9 свертки, элемент 1 О сравнения и элемент 11 задержки.Блок 4 управления содержит (фиг.3) первый 12 и второй 13 триггеры, счетчик 14 и элемент И 15.Повышение быстродействия достигается за счет того, что во временной диаграмме взаимодействия процессора и памяти при выборе момента записи информации памяти на приемный регистр процессора не учитываются по стоянно затраты времени, связанные25 30 5 10 5 20 2с задержкой переключения мультиплек-. сора на резервный блок памяти в случае отказа основного, При установке строба записи информации на приемный регистр процессора в затратах времени, связанных с переключением резерва, учитывается только величина задержки информации на мультиплексоре, находящемся в переключенном состоянии. Благодаря .этому, в цикле обращения процессора к памяти постоянно нет холостых затрат времени, предусмотренных ка случай возникновения отказа.При отказе основного блока памяти производится один раз фактическая задержка момента записи информации на время, равное длительности переключения мультиплексора на резервный блок. Для этого по сигналу контроля из блока памяти блок управления обес печивает выдачу команды на схему запрета, которая производит отключение импульсов генератора от синхронизирующего входа процессора, в результа" те чего в процессоре не вырабаты вается очередной отбор. Процессор переходит в режим статического останова, Неправильная информация отказавшего блока памяти не записываетсяна приемный регистр.3 200292 4Кроме того, по сигналу контроля та - на передачу импульсов генераиз блока памяти блок управления обес-, тора 5 на вход процессора 1, Блок 6 печивает выдачу команды на мульти- реализуется схемой И. На входы обо плексор для переключения на исправ- их блоков 2 памяти поступают из про.- ный блок памяти. Время пребывания 5 цессора 1 сигналы обращения (ОБР ) и процессора в .останове определяется адресНа выходе регистра 8 блоков 2 величиной задержки переключения муль- .появляется информация (ИНФ ). После типлексора. Счет времени обеспечива мультиплексора информация основного ется блоком управления, который по блока 2 памяти поступает на вход проистечении заданного интервала снимает О цессора 1 ( ИНФ ), По стробу (СТР)прокоманду со схемы запрета, в резуль- изводится запись информации на притате чего импульсы генератора вновь емный регистр процессора . начинают поступать в процессор. По При возникновении отказа основ- очередному стробу плавильная информа- ного блока 2 памяти на выходе элемен. ция резервного блока записывается в 15 та 1.0 сравнения формируется сигнал процессор. контроля (КОН ), который по стробк памяти содержит элемент сверт. с элементом 11 записывается на триг-о У ки и сравнения, предназначенные длягеры 12 и 13, Одновременно информация контроля информации, считываемой из отказавшего блока 2 записывается на накопителя. При обнаружении ошибки 20 регистр 8 и проходит на выход блокаэлемент сравнения обеспечивает вы, Прямой сигнал с выхс выхода триггера работку сигнала контроля, поступающего на блок управления. Элемент мультиплексора 3, который начинает, задержки обеспечивает получение стро- . перестройку на связь процессора с реб а записи информации накопителя на 25 зервным блоком памяти. Одновременно с регистр и строба фиксации сигнала .ф этим сигнал с выхода триггера 13, посту- контроля на триггерах блока управ- пающий на управляющий вход (ЗАПР) ления. элемента 6, отключает генератор 5 отБлок управления содержит триггеры. процессора 1, в результате чего прекоторые обеспечивают фиксацию сиг- З 0 кращается формирование стробов в нала контроля блока памяти. Первый процессоре 1, следовательно, непратриггер предназначен для управле- вильная информация памяти не записы-ния мультиплексора, вход которого вается на приемный регистр. :соединен а прямым выходом первоготриггера. Второй триггер,предназна 35Сигнал с выхода триггера 13 зриггера запусчен для управления элементом запрета. кает через элемент И 5 счетчик 14,чет времени пребывания процессора в который начинает считать импульостанове обеспечивается с помощью .гсы поступаю 5,поступающие с генератора 5. Впростейшем случае иснользовання в кагером и считающего импульсы генера- честве счетчика 14Ф 40 сдвигового регисттора. Отсчитав заданный интервал,ра начинается сдвиг логической "1", счетчик обеспечивает сброс второго По истечении заданного интервала триггера в исходное состояние, в ре- времени счетчик 14 вырабатывает сиг.зультате чего возобновляется работа нал, который возвращает триггер 13р цессора. Инверсный сигнал первого 45 в исходное состояние. Импульсы енетриггера обеспечивает исключение .ратора 5 начинаюинают поступать на вход повторного срабатывания по отказу процессора 1 появляется ст б блока 2Ф я стра , порегистр процеспамяти. Элемент И предназна- . . которому в приемный ег чен для стробирования сигнала запус- сора 1 через переключенный мулька счетчика импульсами генератора. типлексор 3 записывается правиль"ная информация резервного блока 2Устройство работает следующим образом. Инверсный сигнал триггера 12 сраПри отсутствии .отказов блок 4 уп- зу после срабе сра атывания триггера поравления находится в исходном состоя- ступает натупает на элемент 10, запрещает пов" ниц, при котором мультиплексор 3 на- торную выработку сигналов контроляо ращениях процессора к памяти.строен на связь процессора 1 с основ- при обращениях п иым блоком 2 памяти, блок 6 запре- В системах с несколькими резерви3200292 НИИПИ Заказ 7869/55 Тираж 709 Подписное ал ППП "Патент", г.ужгород,ул.Проектна руемыми блоками памяти, имеющимиконтроль,.работа аналогична, приэтом сигналы контроля должны быть собраны по ИЛИ. Данное рещение можно также использовать при резервировании процессоров,