Блок выборки информации из матричного накопителя

8413 4 Э 5 1 О 45 56 55 3 92которого соединен с третьей адреснойшиной, а исток - с истоками четвертогои восьмого транзисторов и является вторым выходом первой группы выходов блока, затвор восьмого транзистора соединенсо второй шиной питания и затвором третьего транзистора, дополнительно затворшестого транзистора .соединен с первойадресной шиной, сток третьего транзистора соединен с первой информационнойшиной, сток восьмого транзистора соединен со второй информационной шиной,затвор девятого транзистора соединенс третьей адресной шиной, его исток - свыходом второй группы выходов блока,а сток - с первой шиной питания.На чертеже представлена принципиальная электрическая схема блока выборкиинформации из матричного накопителя,Блок содержит МОП-транэисторы 1- 9,2первую и вторую информационные шины 10и 11, шину нулевого потенциала 12, первую и вторую шины питания 13 и 14,первую, вторую, третью адресные щины15, 16 и 17, первый 18, второй 19выходы первой группы выходов блока,первый выход 20 второй группы выходов блока.Блок функционирует следующим образом,Пу"ть уровень напряжения на адресной шине 16 высокий, соответствующийлогической единице, и транзисторы,2, 4и 5 включены, уровень напряжения наадресных шинах 15 и 17 низкий, соответствующий логическому нулю, и транзисторы 1 и 7 выключены, также выключены транзисторы 6 и 9, вследствиечего потенциал выхода 20 равен потенциалу шины нулевого потенциала 12,итранзисторы накопителя, включенныемежду выходами 18, 20 и 19, 20 могут проводить ток. Если запоминающийтранзистор, включенный между выходами 18 и 20 запрограммирован, то онне пропускает тока, и потенциал на первом выходе 18 и информационной шине10 находится на уровне, соответствующем логическому нулю. Если запоминающий транзистор, включенный между выходами 19 и 20 не запрограммирован,то он проводит ток, разряжая выход 19и через включенный транзистор 4 шину11, определяя сигнал, соответствующийлогической единице. Потенциалы шин 10и 11 через транзисторы 3 и 8 передаются на выходы 18 и 19. При малойпроводимости транзисторов 3 и. 8 емкостьвыходов 18 и 19 оказывается изолированной от емкости щин 10 и 11, чтоне влияет на скорость их перезаряда.Когда осуществляется, выбор нового выхода, то уровень напряжения на адреснойшине 16 .падает до логического нуля, итранзисторы 2, 4 и 5 выключаются. Пустьтеперь возбуждается адресная шина 17и транзистор, включаемый между выходом 19 и следующим выходом, запрограммирован и тока не проводит. Тогда потенциал выхода 20 поднимается трензистором 9 и запоминающий тоанзистор,включенный между. выходами 19 и 20перестает проводить ток, не препятствуязаряду выхода 19 и шины 11 и ее быстрому достижению потенциала логическогонуля. Предлагаемый блок выборки обладает большим быстродействием, которое достигается благодаря тому, что при изменении адреса столбца, при котором потенциал на прежде выбранной адресной Шине. падает до уровня логического нуля, а на вновь выбираемой шине возрастает до уровня логической единицы, потенциал на ранее эаземлЕнной истоковой разрядной шине может возрастать быстрее до эапирания неэапрограммированного транзистора, подключенного к ней истоком,при высоком напряжении логической едищцы на адресной шине строки. формула изобретения Блок выборки информации. иэ матричного накопителя, содержащий МОП-транзисторы, затвор первого транзистора соединен с первой адресной шиной, а его сток соединен со стоком второго транзистора и первой информационной шиной, исток первого транзистора соединен с истокамитретьего и второго транзисторов и является первым выходом первой группы выходов блока, затвор второго транзистора соедиен со второй адресной шиной, затвором четвертого транзистора и затвором пятого транзистора, исток которого соединен с шиной нулевогопотенциала, а сток - с.истоком шестого транзистора и является выходом второй группы выходов блока, сток шестого транзистора соединен с первой шиной питания, сток четвертого транзистора соединен со второй информационной шиной и стоком седьмого транзистора, затвор котброго соединен с третьей адресной шивой, а исток - с истоками четвертого и восьмого транзисторов и является вторымСоставитель Г. Бородинедактор О. Персиянцева Техред С. Мигунова Корректор Г 0 гар ПодписСССР 8/64 ,Тираж 624 ВНИИПИ Государственного комитета по делам изобретений и открытий 113035, Москва, Ж, Раушская наб"Патент, г. Ужгород, ул. Проектная,иал 5 928413 6выходом первой группы выходов блока, соединен с третьей адресной шиной, азатвор восьмого транзистора соединен со его исток - с выходом второй группывторой шиной питания и затвором третьего выходов блока, а сток - с первой шинойтранзистора, о т л и ч а ю щ и й с я питания.тем, что, с целью повышения быстродействия, затвор шестого транзистора соеди- Источники информации,нен с первой адресной шиной, сток тре- принятые во внимание при экспертЖетьего транзистора соединен с первой ин 1, Патент США М 4094012,формационной шиной, сток восьмого тран- кл, Й 11.С 11-40, онублик. 19 Т 8.энстора соединен со второй ннформацион- О ф 2.Е 0 есСгопсь, 1980, т. 53,М 6,ной шиной, затвор девятого транзистора с. 116 (прототип).