Устройство для считывания информации из блоков памяти

(504 С 11 С 7/О НИЕ И ОБРЕТЕ содержит первую и вторую пары входных разрядных шин, первую и вторуювыходные разрядные шины, первый ивторой адресные входы, шину питания,первый и второй адресные транзисторыпервого типа проводимости, первую ивторую пары переключающих транзисторов первого типа проводимости с соответствующими связями и дополнительно содержит первый и второй переключающие транэис.оры второго типа проводимости, первый и второй установочные транзисторы второго типа проводимости, первый и второй раэвязы-вающие транзисторы второго типа проводимости, тактовую и общую шины ссоответствующими связями. 2 ил. ОСУДАРСТВЕННЫЙ КОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЬГГИЙ К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ(54) УСТРОЙСТВО ДЛЯ СЧИТЫВАНИЯ ИН"ФОРМАЦИИ ИЗ БЛОКОВ ПАМЯТИ45 50 55 Изобретение относится к вычислительной технике и может быть использовано в запоминающих устройствах на КМДП транзисторах для считы-. вания информации.Цель изобретения - повышение быстродействия устройства.Ба фиг.1 дана схема устройства считывания информации; на фиг.2 временная диаграмма работы устройства. Устройство содержит гервую пару входных разрядных шин 1-2, вторую пару входных разрядных шин 3-4, первую 5 и вторую 6 выходные разрядные шины, первый 7 и второй 8 адресные входы, шину питания 9, первый 10 и второй 11 адресные транзисторы первого типа проводимости, первую 12- 13 и вторую 14-15 пары переключающих транзисторов первого типа проводимости, а также первый 16 и второй 17 переключающие транзисторы второго типа проводимости, первый 18 и второй 19 установочные транзисторы второго типа проводимости, первый 20 и второй 21 раэвязывающие транзисторы второго типа проводимости, тактовую шину 22 и общую шину 23, внутренние узлы 24 и 25, причем истоки адресных транзисторов 10 и 11 соединены с шиной питания 9, затворы - с первым 7 и вторым 8 адресными входами соответственно, стоки - с истоками переключающих транзисторов первой 12-13 и второй 14-15 пар соответственно, затворы которых соединены с соответствующими парами 1-2 и 3-4 входных разрядных шин, а стоки переключающих транзисторов первой пары 12-13 объединены с стоками соответствующих транзисторов второй пары 14-15, первый 16 и второй 17 переключающие транзисторы второго типа проводимости соединены по схеме с перекрестной обратной связью, сток первого переключающего транзистара второго типа проводимости 16 соединен с затворами вторых переключающего 17 и развязывающего 21 транзисторов второго типа проводимости и с стоками первого установочного транзистора 18 и соответствующих переключающих транзисторов первого типа проводимости 13 и 15, сток второго переключающего транзистора второго типа проводимости 17 соединен с затворами первых переключающе. 10 15 20 25 30 35 40 го 16 и развязывающего 20 транзисто- ров второго типапроводимости и с стоками второго установочного транзистора 19 и соответствующих переключающих транзисторов первого типа проводимости 12 и 14, истоки переключающих транзисторов второго типа проводимости 16 и 17, установочных 18-19 и развязывающих 20-21 транзисторов соединены с общей шиной 23, стоки первого 20 и второго 21 развязывающего транзисторов соединены с первой 5 и второй 6 выходными разрядными шинами соответственно,Устройство считывания информации работает следующим образом.В статическом режиме на тактовом 22 и адресных 7 и 8 входах и выходных разрядных шинах 5 и 6 поддерживается напряжение "1, а на входных разрядных шинах 1-4 - напряжение "0". При этомтранзисторы 10-17, 20 и 21 закрыты, а 18 и 19 открыты, благодаря чему обеспечивается наличие нулевых напряжений в узлах 24-25 и бтсутствие потребления мощности в статическом режиме, Активный режим работы устройства поясняется с помощью временной диаграммы. В начальный момейт времени 1 начинается изменение напряжений на входных разрядных шинах 1-2, соответствующие считываемой информации. Пусть для определенности напряжение на шине 2 остается равным нулю, а на шине 1 увеличивается по линейному закону (это имеет место в типовых БИС ОЗУ статического типа),=7, И- ,) (1) где 7 - скорость изменения напряжения на входной разрядной шине;- время. В момент времени й, ,когда разность напряжений на входных разрядных шинах 1 и 2 станет достаточной 7 , чтобы компенсировать разброс параметров симметричных транзисторов 12-13, 14-15, 16-17, 18-19 и 20-21 и разброс емкостей в узлах 24-25, на адресный вход 7 подается напряжение 0, разрешающее передачу информации с первой пары входных разрядных шин 1-2 на выходные разрядные шины 5-6. При этом в устройстве начинается регенеративный процесс: совокупность транзисторов 10, 12-13 и 16-17 образует усилительную(2) схему с положительной обратной связью. В результате регенеративного процесса в узлах 24-25 формируются напряжения "1" и "О" соответственно. В момент г, когда напряжение в узле 24 достигнет порогового напряжения Ч транзистора 21, начинается уменьшение напряжения выходной разрядной шины 6 за счет перезаряда емкости С , этой шины то ком транзистора 21. Время считывания определяется интервалом времени от 1 до момента 1 э , когда напряжение выходной разрядной шины 6 достигнет заданного уровня ЧВ режиме восстановления напряжения на шинах 1, 6 и входах 7 и 22 восстанавливают до уровней, соотвестсвующих статическому режиму.При этои засчет открытого транзистора 18 20 напряжение в узле 24 также восстанавливается до начального уровня "О".Таким образом, время считывания в предложенном устройстве определяетсятремя составляющими: сц ЬЬг + Ь эгде Ь, =ог "ДЕз = ЕЗ - ЕгПодставив в формулу (1) С=С, и30 Ч = Ч,р получимЬ = Чгр Ч (3)ВтоРаЯ составлЯющаЯ Ьг опРеделяется скоростью изменения Ч напряжения в узле 24 (25) и величиной 35 порогового напряжения Ч транзисторовг. Чиор г (4)Третья составляющая ЬС определяется средней скоростью Ч измене ния напряжения выходной разрядной шины 6 (5) и уровнем Чв окончания считыванияЬй) -- Чо/Ч) (5)Таким образом, время считывания 45 устройства, как следует из выражений (2) - (5), равногр пор ос + (6)Ч, Ч, Ч, 50 формула изобретенияУстройство для считывания информации иэ блоков памяти, содержащее первый и второй адре"ные транзисторыпервого типа проводимости, первую ивторую пары переключающих транзисторов первого типа проводимости, причем истоки адресных транзисторов соединены е шиной питания, затворыявляются первым и вторым адреснымивходами соответственно, стоки соединены с истоками переключающих транзисторов первой и второй пар соответ.ственно, затворы которых являютсясоответствующими разрядными входамиустройства, а стоки переключающихтранзисторов первой пары объединенысо стоками соответствующих транзисторов второй пары, о т л и ч а ю -щ е е с я тем, что, с целью повышения быстродействия устройства, внего введены первый и второй переключающие транзисторы второго типапроводимости, соединенные по схемес перекрестной связью, первый ивторой установочные транзисторывторого типа проводимости, первыйи второй развяэывающие транзисторы второго типа проводимости, причемсток первого переключающего транзистора второго типа проводимостисоединен с затворами вторых переключающего и развязывающего транзисторов второго типа проводимостии со стоками первого установочноготранзистора и соответствующих переключающих транзисторов первого типапроводимости, сток второго переключающего транзистора второго типапроводимости соединен с затворамипервых переключающего и раэвяэывающего транзисторов второго типа проводимости и со стоками второго установочного транзистора и соответствующих переключающих транзисторов первого типа проводимости, истоки переключающих транзисторов второго типапроводимости, установочных и развязывающих транзисторов соединены с общей шиной, стоки первого и второгоразвязывающих транзисторов являютсяпервым и вторым разрядными выходами устройства соответственно,затворы установочных транзисторов являются тактовым входом ус.тройства.4 Риг. 2 Составитель В.ГордоноРедактор Н.Горват Техред В.Кадар Корректор О,Луговая одписнР оизводственно-полиграфическое предприятие, г.ужгород, ул, Проектная,4 каз 7057/46ВНИИПИ Госпо делам113035, Ио 12804523 5 Тираж 543 П арственного комитета ССС зобретений и открытий ва, Ж, Раушская наб., д.