Преобразователь двоично-десятичного кода в двоичный

О П И С А Н И Е ( )645151ИЗОВРЕТЕН И Я Союз Советских СоциалистическихРеспублик К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ(43) Опубли (45) Дата оп ия описания 13.03.7 блико(72) Авторы изобретени О. В, Виктор в, В. А, Остафин, А. М, Романкевичи О, В, Русановаена Ленина политехнический институтеликой Октябрьской социалистическойреволюциират- ри- они, Зо Изобретение относится к области цифро. вой вычислительной техники и автоматики и может быть использовано в вычислительных системах и специализированных вычислителях, 5Известен преобразователь двоично-десятичного кода в двоичный 11, содержащий весовые входные шины, разделенные по тетрадам и блок суммирования, выполненный на одноразрядных многовходовых суммато 10 рах с многоуровневым переносом. Недостатком известного устройства является его сложность и большой объем аппаратуры.Наиболее близким техническим решением является устройство 21, содержащее 15 и-тетрад входных шин, (и - 1) многоразрядных комбинационных сумматоров, состоящих из полусумматоров, одноразрядных сумматоров и первого элемента ИЛИ, первые -:входы -го= 1 - (и - 1)20 многоразрядного комбинационного сумматора соединены с выходами одноименных разрядов ( - 1) -го многоразрядного комбинационного сумматора, вторые входы соединены с выходами (т - 1)-го многоразрядного ком бинационного сумматора, сдвинутыми на один разряд в сторону старших разрядов, а входы трех младших разрядов -го многоразрядного комбинационного сумматора соед иены с тремя входными шинами старши разрядов -й тетрады, первый вход элемента ИЛИ -го многоразрядного комбинационного сумматора соединен с выходом переноса одноразрядного сумматора соседнего младшего разряда, а второй вход соединен с входной шиной старшего разряда -й тетрады.Недостатком этого устройства также является относительно большое количество необходимой аппаратуры,Целью изобретения является снижение аппаратурных затрат.Это достигается тем, что в нем -й многоразрядный комбинационный сумматор ( не кратно трем) содержит второй элемент ИЛИ, первый вход которого соединен с выходом переноса одноразрядного сумматора соседнего младшего разряда, второй вход соединен с выходом старшего разряда ( - 1) -го многоразрядного комбинационного сумматора, выходы первых элементов ИЛИ многоразрядных комбинационных сумматоров соединены со входами одноразрядных сумматоров соседних старших разрядов.Сущность изобретения состоит в том, что старшие разряды параллельных комбинационных сумматоров, номера которых не к ны трем, выполнены в виде схем ИЛИ, п чем каждый г-й параллельный комбинаци25 45 ный сумматор составлен из1+1- 2 одно 1 д 2разрядных двоичных сумматоров и полусумматоров.Сущность изобретения поясняется чертежом, на котором изображен преобразователь и разрядных двоично-десятичных кодов для и=4.Устройство содержит тетрады входныхшин 1 - 4, двоичные одноразрядные сумматоры б - 7, полусумматоры 8 - 9 и элементИЛИ 10, которые составляют многоразрядный комбинационный сумматор 11; двоичные одноразрядные сумматоры 12 - 17, полусумматоры 18 - 19 и элемент ИЛИ 20, которые составляют многоразрядный комбинационный сумматор 21; двоичные одноразрядные сумматоры 22 - 30, полусумматоры31 - 33, которые составляют многоразрядный комбинационный сумматор 34, элементы ИЛИ 36 - 37, а также выходные полюса 38.Первый, второй, третий, четвертый входные полюса тетрады 1 (счет ведется слеванаправо) подключены соответственно к элементам 10 и Б, 8 и б, б и 7, 6 и 9 многоразрядного комбинационного сумматора 11.Первые входные полюса тетрад 2, 3, 4подсоединены соответственно к одному входу элементов ИЛИ Ж, Зб, 37, другие входыкоторых подсоеДинены соответственно к выходам одноразрядных" сумматоров 7, Т 7, 30,а выходы схем ИЛИ подключены соответственно к входам элементов,б, 16, 29. Второйи третий разряды тетрад 2, 3, 4 подсоединены соответственно к элементам 7 и 9, 17 и19, 30 и 33. Каждый,-тый выход многоразрядных комбинационных сумматоров 11, 21подключены соответственно к 1-тому и( - 2)-му входам комбинационных сумматоров 21, 34. Выходы сумматора 34 подсоединены к выходным шинам 38 устройства.Старшие разряды многоразрядных комбинационных сумматоров 11 и 21 выполненыв виде элементов ИЛИ.Устройство работает следующим образом. На тетрады 1 - 4 входных полюсов подается совокупность единичных и нулевыхсигналов - код числа, например,10011001100 11001,На входы двоичных одноразрядных сумматоров и полусумматоров Б - 9 и элементИЛИ 10, составляющих многоразрядныйкомбинационный сумматор 11 через тетрадывходных полюсов 1 и 2 поступает код10011001. На сумматоре 11 происходит сложение Всех кодов:1) кода, поступающего через входныеполюса тетрады 2;2) кода, поступающего через входныеполюса тетрады 1 и сдвинутого относительно предыдущего на один разряд влево;3) кода, поступающего через входныеполюса тетрады 1 и сдвинутого относительно предыдущего на два разряда влево 1100011На выходе сумматора 11 появляется код 1100011. Этот код и код 1001, поданный на входные полюса тетрады 3, поступают на входы одноразрядных сумматоров и полу- сумматоров,12 - 19 и элемент ИЛИ 20, составляющих многоразрядный сумматор 21.На этом сумматоре происходит суммирование трех кодов:1) кода, поступающего через входныешины тетрады 3;2) кода; поетупающего с выхода сумматора И и сдвинутого на один разряд влево относительно предыдущего;3) кода, поступающего с выхода суммащо тора 11 и сдвинутого на два разряда относительно предыдущего.+ 100111000111100011 1111100111На выходе сумматора 2)1 появляется код1111100111. На выходы двоичных сумматоров и полусумматоров 22 - 33, составляю- ЗО щих многоразрядный сумматор 34 поступает через входные полюса тетрады 4 код1001 и с выхода сумматора 21 код111,110011,1. На сумматоре 34 происходитсложение трех кодов:З 5 1) кода, поступающего через входныешины тетрады 4;2) кода, поступающего с выхода сумматора 21 и сдвинутого относительно предыдущего на один разряд влево;40 3) кода, поступающего с выхода сумматора 21 и сдвинутого относительно предыдущего на два разряда влево+ 1001111110011111,1110011110011100001111 На выходе сумматора 34 появляется код10011100001111, который является двоичным .50 эквивалентом двоична-десятичного Кода (1 О 01.1 ОО 1.1001.1001) ,. Таким образом, предлагаемое устройство реализует преобразование двоично-десятичного числа в двоичйое. 55 В предлагаемом устройстве количество одноразрядных сумматоров и полусумматоров, составляющих параллельные многорази - 1 5 О рядные сумматоры равно -- 2 1+11 д 2у= где 1 - номер многоразрядного комбинационного сумматора, и - число двоично-десятичных разрядов, а 1 Ь ближайшее целое, 55 но такое, что 1 Ь)Ь. У наиболее близкогопо техническому решению устройства 2количество одноразрядных сумматоров ииполусумматоров равно(4(1+ 1) - 2),/=-Выигрыш в объеме аппаратуры может бытьохарактеризован следующей таблицей. Количество сумматоров и полусумматоровпрототип 21 Ф ор мул а изобретения Преобразователь двоично-десятичного кода в двоичный, содержащий и тетрад входных шин, (и - 1) многоразрядных комбинационных сумматоров, состоящих из полусумматоров, одноразрядных сумматоров и первого элемента ИЛИ, первые входы 1-го =1 (и - 1)многоразрядного комбинационного сумматора соединены с выходами одноименных разрядов (1 - 1) -го многоразрядного комбинационного сумма 2 3 4 5 6 7 8 9 1 Ю 5 13 25 40 58 80 105 133 165 6 16 30 48 70 96 126 160 198 тора, вторые входы соединены с выходами (1 - 1) -го многоразрядного комбинационного сумматора, сдвинутыми на один разряд в сторону старших разрядов, а входы трех 5 младших разрядов -го многоразрядногокомбинационного сумматора соединены с тремя входными шиками старших разрядов -й тетрады, первый вход элемента ИЛИ -го многоразрядного 1 О комбинационного сумматора соединен свыходом переноса одноразрядного сумматора соседнего младшего разряда, а второй вход соединен с входной шиной старшего разряда 1-й тетрады, о т л и ч а ю щ и й с я тем, что, с целью уменьшенияаппаратурных затрат, -й многоразрядный комбинационный сумматор (ь не кратно трем) содержит второй элемент ИЛИ, первый вход которого соединен с выходом пере носа одноразрядного сумматора соседнегомладшего разряда, второй вход соединен с выходом старшего разряда (1 - 1) -го многоразрядного комбинационного сумматора, выходы первых элементов ИЛИ многораз рядных комбинационных сумматоров соединены со входами одноразрядных сумматоров соседних старших разрядов. Источники информации, принятые во30 внимание при экспертизе: 1. Авторское свидетельство СССР451991 кл, 6 0 б Р 5/02, 1974. 2. Авторское свидетельство СССР437068 кл. й Об Р 5(02, 1973.