Устройство для формирования импульсов в системах контроля электрических соединений

т 1 ц 476523 Союз Советских Социалистических Республик(23) ПриоритетОпубликовано 05.07,75. Бюллетень М 25 овета Министров СССРпо делам изобретений 681.325.6(53 и открыти ия описания 25.11.7 та опубликов(72) Авторы изобретени Ровинский и В. В. Лурье 71) Заявитель 54) УСТРОЙС СИСТЕМАХ К О ДЛЯ ФОРМИРОВАНИЯ ИМПУЛЬСОВ ТРОЛЯ ЭЛЕКТРИЧЕСКИХ СОЕДИНЕНИЙ 2 Изобретение относитстехники и может быть пвах для контроля и ис в устройствах для контрол Рдинений. 5Известны устройства для формирования импульсов, например, в устройствах совмещения записи и считывания, содержащие параллельно соединенные регистры сдвига, выходной блок и распределитель. 10Однако такие устройства не могут быть использованы в системах контроля электриче.ских соединений для формирования импульсов дополнения, проталкивающих опросные коммутаторы, подключенные,к проверяемым це пям, на одну из которых лодключается обычно источник сигнала, Такое проталкивание позволяет значительно сократить время контроля объекта и исключить повторные опросы цепей. 20Целью изобретения является расширениефункциональных возможностей и увеличение быстродействия устройства.С этой целью в предложенное устройстводля формирования импульсов в системе конт роля электрических соединений введены блок ,памяти и три схемы задержки. Входы записи блока памяти лодсоединены к выходам второго регистра, входы считывания - к выходам первого регистра и ключа, входы переза писи - к выходу первой схемы задержки, а выходы - ко входам выходного блока. Вход первой схемы задержки соединен с выходом выходного блока, а выход - со входом второй схемы задержки, выход которой подключен к тактовому входу первого регистра и к первому входу распределителя, второй вход которого соединен с опросным входом устройства и через третью схему задержки - со вторым входом первого регистра. Кроме того, блок памяти устройства содержит основные и дополнительные ячейки памяти. Входы основных ячеек памяти подключены ко входам записи и считывания блока памяти, а дополнительных к выходам основных ячеек и ко входам перезаписи блока памяти. Выход дополнительных ячеек подключен ко входам перезалиси основных ячеек памяти.Это позволяет сократить общее время испытаний. Эффективность предлагаемого устройства возрастает со сложностью проверяемого объекта, например с увеличением числа разветвлений в соединении электрических цепей,На чертеже представлена блок-схема устройства.Устройство содержит блок памяти 1 из й разрядов 2 каждый из которых выполнен из основной 3 и дополнительной 4 ячеек, регистр записи 5, регистр считывания 6, распределитель 7, ключ 8, схему задержки 9, выходной блок 10 и схемы задержки 11 и 12.Устройство работает следующим образом.После подачи питания по команде Сброс блок памяти 1, регистр записи 5, регистр счи. тывапия 6 и распределитель 7 устанавливаются в О.При появлении тактовых сигналов на входе 1 запускается регистр записи 5, выдающий команды записи поразрядно в блок 1, и в ячейки 3 записывается полусигнал 1. Если при этом, присутствует входной сигнал на входе 11, запускающий ключ 8, который управляет записью полусигналов 1 ячеек 3 блока 1, то в ячейки 3 блока 1, на обоих входах которых окажутся полусигналы 1, запишутся 1.По окончании команд на входах 1 и 11 приходит сигнал Опрос,:поступающий на вход распределителя 7, который поразрядно управляет записью разрешающей 1 в регистре считывания 6, запускает схему задержки 9, и последняя выдает сигнал на тактовый вход регистра 6.Выходной сигнал соответствующего разряда регистра 6 списывает в О ячейку 3 блока 1, которая, срабатывая, записывает 1 в соот. ветствующую ячейку 4 олока 1 и запускает выходной блок 10, выдающий импульсный сигнал на выход, Одновременно выходной блок 10 запускает схему задержки 11, списывающую в О все ячейки 4 блока 1. В результате ячейка 4 блока 1, в которой была записана 1, срабатывает и восстанавливает 1 в соответствующей ячейке 3 блока 1. Одновременно схема задержки 11 запускает схему задержки 12, которая выдает задержанный сигнал на второй тактовый вход регистра 6. На выходе следующего разряда регистра 6 появляется сигнал, описывающий следующую по номеру ячейку 3 блока 1 и, если в ней была ранее записана 1, устройство работает аналогично.Импульсы с выхода схемы задержки 12, поступают на второй вход распределителя 7 и просчитываются. Если в этой ячейке 3 блока 1 не была ранее записана 1, работа прекращается до появления сигналов на входах 1 и 11.Таким образом, на выходе устройства приопросе формируются одиночные (или серия) импульсы, функционально зависимые от совпадения сигналов на входах 1 и 11. При этом число их за одну команду опроса соответствует числу непрерывных совпадений сигналов 10 на входах 1 и 11 (без пропуска разрядов).Блок 1 отпрашивается со следующего пустого разряда этого блока, что сокращает общее время его полного опроса.15 Предмет изобретения1, Устройство для формирования импульсовв системах контроля электрических соединений, содержащее распределитель, выходы которого соединены со входами первого регист ра, выходной блок, второй регистр и ключ, о тл и ч а ю щ е е с я тем, что, с целью расширения функциональных возможностей и увеличения быстродействия устройства, в него введены блок памяти и три схемы задержки; входы за писи блока памяти подсоединены к выходамвторого регистра, входы считывания - к выходам первого регистра и ключа, входы перезаписи - к выходу:первой схемы задержки, а выходы - ко входам выходного блока; вход ЗО первой схемы задержки соединен с выходомвыходного блока, а выход - со входом второй схемы задержки, выход которой подключен к тактовому входу первого регистра и к первому входу распределителя, второй вход котороЗ 5 го соединен с опросным входом устройства ичерез третью схему задержки - со вторым входом первого регистра.2. Устройство по п. 1, отличающеесятем, что блок памяти содержит основные и до О полнительные ячейки памяти; причем входыосновных ячеек подключены ко входам записи и считывания блока памяти, а дополнительных - к выходам основных ячеек и ко входам перезаписи блока, памяти; выход до полнительных ячеек подключен ко входам аерезаписи основных ячеек памяти,476523 оос Составитель В. Лурьедактор Л. Утехина Техред А. Камышникова Корректор Н. Лебе 20/3 ак Подписиов СССР ипография, пр. Сапунова, 2 Изд937 осударственного коми по делам изобрете Москва. Ж, Рау