Устройство для автоматического контроля блоков памяти

ОПИСАНИЕИЗОБРЕТЕНИЯК АВТОРСКОМУ СВИДЕТЕЛЬСТВУ Союз Соввтснии Социалистических Ресиублик796 исоединением заявки рв Гасударствеиный иеиитет Совета Иииистрвв СССР по делая изабретеиий и открытий(54) УСТРОИСТВО ДЛЯ АВТОМАТИЧЕСКОГО КОНТРОЛЯ БЛОКОВ ПАМЯТИы р О 5 нтроле ЗУто устрой Изобретение относится к области в числительной техники и служит для контроля блоков памяти и устройств обмена информацией управляющих ЦВМ.Известно устройство для автоматического контроля блоков памяти, соде жащее генератор тактовой частоты, управляющую .вычислительную машину, соединенную с многоканальным амплитудным дискриминатором, ЗУ, счетчиком адреса памяти, регистром выходной тестовой комбинации, соединенным с многоканальным амплитудным дискримина-. тором, который соединен с выходом контролируемого объекта, вход которого соединен с выходом ЗУ, соединенного со счетчиком адреса памяти, регистр адреса контролируемой комбинации, вход которого соединен с управляющей вычислительной машиной, схему сравнения, входы которой соединены с регистром адреса контролируемой комбинации и счетчиком адреса памяти, а выход - с многоканальным амплитудным дискриминатором, счетчик числа повторений тестовых комбинаций, выход которого соединен со счетчиком адреса памяти и ЗУ, два элемента И, входы одного из которых соединены с ЗУ, управляющей вычислительной машиной и выходом счет-чика числа повторений тестовых комбинаций. Входы другого элемента И сое динены с генератором тактовой частоты, выходом схемы сравнения и выходом управляющей вычислительной машины, а выходы - с контролируемым объектом и счетным входом счетчика числа повторений тестовых комбинаций 11.Устройство осуществляет контроль работоспособности объекта методом сравнения с его программной моделью.Благодаря наличию быстродействующего буферного ЗУ входных тестовых комбинаций, регистра адреса со схемой сравнения, счетчика адреса, ампли тудного дискриминатора, счетчика числа повторений тестовых комбинаций, управляющей и вычислительной машины устройстВо обеспечивает при небольшом объеме буферной памяти подачу входных тестовых комбинаций и снятие выходных сигналов с контролируемого объекта с частотой, превышающей определенную величину для динамических схем и обеспечивает возможность контроля и анализа результатов каждой произвольно выбранной тестовой комбинации.При ко с произвольной выборкой э ство обеспечивает,контроль его на максимальной частотекак в режиме записи, так и в режимесчитывания группами по КА ячеек,где К,д - емкость быстродействующегсбуферного ЗУ. Причем смена групп ячеек производится достаточно быстро бла-годаря заполнению буферной памяти изЗУ вычислительной машины, а не из уст"ройства ввода. Наличие управляющейвычислительной машины позволяет сок-ратить объем вводимой. информации, так 10как тесты для контролируемого ЗУ могутгенерироваться путем решения определенных алгоритмов на основе минимумаисходных дайных. 15Однако при необходимости контроля ЗУ на максимальной частоте в полном .объеме требуется установка буферной памяти с емкостью, равной максимальной емкости контролируемого ЗУ, что 20 приводит к значительным аппаратурным затратам.Задача может быть решена с меньшими аппаратурнымн затратами путем использования контролирующих устройст работающих о методу сравнения с эталоном, за счет использования в качестве эталона ЗУ, аналогичного контролируемому.Наиболее близким техническим решением к изобретению является устройство для автоматического контроля блоков памяти, содержащее генератор тактовых импульсов, .триггер неисправности, блок сравнения,. Элементы И, элемент задержки и элемент ИЛИ. Выходгенератора тактовых импульсов соединен с первым входом первого элементаИ, второй вход которого соединен с выходом триггера неисправности. Выход первого элемента И. соединен 4 О с первым входом контролируемого блока памяти, выход которого соединен с первым входом блока сравнения. Выход блока сравнения соединен е первым входом второго элемента И, выход которого 45 соединен с нулевыМ входом триггера неисправности. Вход пуск" устро - ства соединен с первым входом элемента ИЛИ ис единичным входом триггера неисправности. Выход элемента задержки соединен с первым входом третьего Элемента. И, выхоД которого соеди- нен со вторым входом элемента ИЛИ Я .С помощью данного устройства возможен контроль ЗУ с произвольной выборкой информации з полном объеме на максимальной частоте. Устройство позволяет ускорить процесс контроля и поиска неисправностей с указанием адреса неисправной ячейки и разряда.Однако зто достигается ценой установки эталонного Зу с объемом и быстродействием, равными или большими, чем у контролируемого, т.е. ценой значительных аппаратурных затрат, Кроке того, устройство не позволяет органи зовать произвольную выборку ячеек ЗУ в процессе контроля, имеет низкую достоверность контроля, так как не обеспечивает возможности контроля сохранности информации при многократных считываниях ее по случайным адресам.Цель изобретения - сокращение аппаратурных затрат и повышение достоверности контроля.. Эта цель достигается тем, что в предложенное устройство введены датчик случайных чисел, дополнительныйблок сравнения, регистр адреса, Регистр эталона, блок ввода, триггер режима, четвертый элемент И, причем выход первого элемента И соединен с первыми входами датчика случайных чисел И блока ввода, второй вход которого соединен с выходом элемента ИЛИ, а выход - соединен со вторым входом датчика случайных чисел, со входами регистра адреса, регистра эталонов и триггера режима. Единичныйвыход триггера режима соединен с первым входом четвертого элемента И, выход которого соединен со вторым входом контролируемого блока памяти, третий вход которого соединен с выходом датчика случайных чисел и с первым входом дополнительного блока сравнения, второй вход которого соединен с выходом регистра адреса, а выход - со вторыми входами четвертого и второго элементов И и входом элемента задержки, Выход регистра эталона соединен со вторым входом блока сравнения и четвертым входом объекта контроля. Нулевой выход триггера режима соединен с третьим входом второго элемента И, а выход триггера неисправности - со вторым входом третьего элемента И.На чертеже представлена структурная схема предлагаемого устройства,Первый вход контролируемого блока памяти 1 подключен через первый элемент И 2 к генератору тактовых импульсов 3, а выход - к первому входу блока сравнения 4, Выход элемента И 2 соединен с первыми входами блока ввода 5 и датчика случайных чисел 6, выход которого подключен к третьему входу контролируемого блока памяти 1 и первому входу дополнительного блока сравнения 7, второй вход которого подключен к выходу регистра адреса 8. Выход блока сравнения 7 подключен к второму входу второго элемента И 9 и к второму входу четвертого элемента И 10 и через элемент задержки 11 к первому входу третьего элемента И 12. Выход регистра эталона 13 подключен к четвертЬму входу блока памяти 1 и к второму входу блока сравнения 4, вц-. ход которого подключен и первому входу элемента И 9. Входы регистров 8 и 13, триггера режима 14 и второй вход датчика 6 подключены к выходу блока ввода 5. Единичный выход триггера режима 14 подключен к первому входу элемента И 10, а нулевой - к третьему входу элемента И 9. Выход элемента И 10подключен к второму входу объекта контроля 1, а выход элемента И 9 - ко входу установки в О триггера неисправности 15. Вход установки в 1 триггера 15 и первый вход элемента ИЛИ 16подключены к цепи Пуск 1. Выход триг-Огера неисправности 15 подключен ко вторым входам элемента И 2 и элемента И 12,выход которого подключен к второму входу элемента ИЛИ 16,Контрольная информация для проверки блока памяти находится на блокеввода 5. По сигналу Пуск, поступающему через элемент ИЛИ 16 на блокввода 5, производится запись эталонного кода в регистр эталона 13 исоответствующего ему адреса в регистр 20адреса 8. Триггер режима 14 устанав.ливается в Положение 1 (запись)или О (считывание), триггер неисправности 15 - в исходное состояние1, срабатывает элемент И 2,. и 25импульсы с генератора 3 поступают навходы контролируемого блока памяти 1,блока ввода 5 и датчика 6. Датчик 6начинает работать в циклическом режиме, выдавая кодыот 0 до 11,Ас, (где 30Я А - емкость контролируемого блокамАкСпамЯти) . ИнфоРмациЯ о Н мАс записывается в датчик 6 перед началом работы из блока ввода 5. Коды с датчи"ка 6 в виде адреса поступают на кон 5тролируемый блок памяти 1 и блок срав.нения 7. При несовпадении кодов Регистра адреса 8 и датчика 6 произво"дится считывание информации с регенерацией .из ячейки контролируемого блока памяти 1 с адресом, соответствующим коду на выходе датчика 6, В момент совпадения кодов датчика 6 ирегистра адреса 8 появляется сигнална выходе блока сравнения 7, по которому в зависимости от состояния триг гера 14 срабатывают элементы И 9или 10. Если триггер 14 находится всостоянии 1, появляется сигнал навыходе элемента И 10 и содержимоерегистра 13 записывается в ячейку с 50адресом регистра 8, затем сигналомблока сравнения 7, задержанным элементом 11 и прошедшим элементы И 12 иИЛИ 16, запускается блок ввода 5, ив регистры 8 и 13, а также в триггеррежима 14 записывается новая информа"ция.Если триггер режима 14 находится всостоянии О, появляется сигнал навыходе элемента И 9. При несовпаденииинформации регистра эталона 13 и контролируемого блока памяти 1 триггернеисправности 15 устанавливается в состояние 0 (неисправно) и с помощьюэлемента И 2 запрещает прохождениетактовых импульсов, а с помощью элемента И 12 блокирует запуск блока ввода 5. задержанным сигналом с выхода блока сравнения 7. При этом по состоянию выходов контролируемого блока памяти 1, регистров 8 и 13 и датчика 6 можно определить номер неисправной ячейки, номера разрядов с неправильной информацией и характер отказа.Для продолжения проверки необходимо подать сигнал Пуск. При совпадении информации регистра эталона 13 и контролируемого блока памяти 1 сигнал на выходе элемента И 9 отсутствует, триггер неисправности 15 сохраняет состояние .1 ф (исправно), сигналом с выхода блока сравнения 7, задержанным элементом 11 и прошедшим элемент И 12 эталона и элемент ИЛИ 16 запускается блок ввода 5, и в регистры 8 н 13 и в триггер режима 14 записывается новая информация.Наличие в устройстве регистра адреса дополнительного блока сравнения, датчика случайных чисел, регистра эталона, блока ввода, триггера режима и четвертого элемента И позволяет организовать контроль ЗУ с использованием принципа.стробоскопического осциллографирования, многократно считывая информацию по.случайным адресам и проверяя сохранность информации по дРугим адресам, по которым не было обращения, устройство позволяет повысить достоверность контроля блоков памяти. При этом в качестве буферного ЗУ использован регистр эталонного кода, а в качестве эталонного ЗУ может быть использован любой медленно действующий блок ввода, например устройство ввода с перфокарт или с перфоленты, При этом обеспечивается контроль ЗУ на максимальной частоте при минимуме быстродействующих элементов в схеме устройства контроля. С быстродействием, равным или большим быстродействия контролируемого Зудолжны работать обе схемы сравнения, датчик случайных чисел, триггер неисправности и элементы Й, Связь. генератора тактовых импульсов через первый элемент И с остальной схемой устройства и блокировка тактов в момент несравнения кода, считанного из контролируемого блока памяти,с кодом в регистре эталона при совпадении регистра адреса и датчика случайных чисел обеспечивают Фиксацию состояний датчика и регистров адреса и эталона на момент,обнаружения отказа. Проиндицировав состояния регистров адреса., эталона и датчика случайных чисел на момент возникновения неисправности, можно определить номер отказавшей ячейки, номера разрядов, в которых возникла неисправность, и характер отказа.Формула изобретенияУстройство для автоматического контроля блоков памяти, содержащее610180 Составитель В. КрыловаТехоед З,Чужик Корректор Н Ту едакто техина аз 3021/ ЦНИИПИ Тираж 717енного комитета Слам изобретений иЖ, Раушская Подета Ииткритис исноенистров осударст по д 5 Москвлиал ППП Патент, г. Ужгород, ул. Проектная,генератор тактовых импульсов, триггер неисправности, блок сравнения,элементы И, элемент задержки, элементИЛИ, причем выход генератора тактовыхимпульсов соединен с первым входомпервого элемента И, второй вход которого соединен с выходом триггера неисправности, выход первого элемента Исоединен с первым входом контролируемого блока памяти, выход которого соединен с первым входом блока сравнения,выход блока сравнения соединен с первым входом второго элемента И, выходкоторого соединен с нулевым входомтриггера неисправности, вход фпускустройства соединен с первым вхбдомэлемента ИЛИ и с единичным входомтриггера неисправности, выход элемента задержки соединен с первым входомтретьего элемента И, выход которогосоединен со вторым входом элемента ИЛИ 20о т л и ч а в щ е е с я тем, что, сцелью повышения достоверности контроля и сокращения аппаратурных затрат, в устройство введены датчик случайных чисел, дополнительный блок 25сравнения, регистр адреса, регистрэталона, блок ввода, триггер режимаи четвертый элемент И; причем выходпервого элемента И соединенс первыми входами датчика случайных чисел 30 и блока ввода, второй вход которогосоединен с выходом элемента ИЛИ,а выход - со вторым входом датчикаслучайных чисел, со входами регистраадреса, регистра эталона и триггерарежима; единичный выход триггера режима соединен. с первым входом четвертого элемента И., выход которого соединен со вторым входом контролируемогоблока памяти, третий вход ко:срогосоединен с выходом датчика. случайныхчисел и с первым входом дополнительного блока сравнения, второй вход которого соединен с выходом регистра адреса, а выход - со вторыми входами четвертого и второго элементов И,со входом элемента задержки; выход регистра эталона соединен со вторым входом блока сравнения и с четвертым входом объекта контроля; нулевойвыход триггера режима соединен с третьим входом второго элемента И, а выход триггера неисправности - со вторым входом третьего элемента И,Источники информации, принятйе вовнимание при экспертизе:1. Авторское свидетельство СССР9 377738, Я 06 Р 15/46, 1970.2. Авторское свидетельство СССР9238236, 6 06 Г 11/00, 1967.