Устройство для контроля блоков памяти

"1и 1) Заявитель РОЙСТВО ДЛЯ 54) Изобретение относится к контрольно-измерительной технике, в частности к устройствам ,для контроля блоков памяти, в том числе больших интегральных схем оперативных за- поминающих устройств.Известно устройство аналогичного назна чения 11. Однако обеспечивает низкую точность измерения параметров, блоков памяти.Наиболее близким из известных устройств для контроля блоков памяти к изобретению является устройство, содержащее блок управления, программный блок, счетчики адресов, циклов, адресных операций, блоки сравнения шклов и количества циклов, коммутатор, дешифратор, амплитудно-временной дис криминатор, блоки анализа, формирования управляющих сигналов и формирования адре. са 2 ый кон- ячейкомму,. йствомосвяз осуществляет тестов й между адресными зрядами блоков пам пособности адресного динамический контрол Это устротроль вза ками и м контроль татора, а ботос ь ам. тановле.акже но-временных параметров с ус ОЛЯ БЛОКОВ ПАМЯТИ вием области устойчивой работы. При этом известное устройство позволяет проверять блоки памяти динамическими тестами "бегающая "1" или "0",шахматный порядок" и "переменное циклирование",Однако данное устройство не позволяет с достаточной точностью контролировать ам. плитудно-временные (динамические) параметры блоков памяти.Целью изобретения является повышение точности контроля.Это достигается тем, что в устройство для контроля блоков памяти, содержащее блок. управления, подключенный выходами к программному блоку, счетчикам адресов и цик- лов и блоку формирования адресов, а вхо. дами - к блокам сравненияадресов и коли. честна циклов и амплитудно-временному дис. криминатору, входы которого подключены к контактному блоку и программному блоку, связанному своими выходами со входами счетчика адресов, блоков сравнения адресов и кодичества циклов и блоков формирования чисели управляющих импульсов, причем по20 3 71 следний своими выходами связан с контакт. иым блоком, дешифратор, коммутатор, блок сравнения циклов, выход которого подклю. чен к блоку формирования чисел, а входы, связаны со счетчиком циклов, имеющим двустороннюю связь с блоком сравнения количества циклов, а через блок формирования ад. ресов - со счетчиком адресов, имеющим двустороннюю связь с блоком сравнения адресов, введены блоки регистров адреса и чисел; многовходовой элемент ИЛИ и два ре гистра, первые входы которых и блоков ре гистров адреса и чисел объединены и подклю. чены к блоку управления, вторые входы ре. гистров раздельно подключены к блоку управления, выход первого регистра подключен ко входу амплитудно-временного дискриминатора, выход второго регистра - ко входу блока формирования управляющих импульсов, вторые входы блока регистров адреса подключенв к . блоку формирования адреса, а выходы - к контактному блоку, выходы блока регистров чисел подключены к контактному блоку и амплитудно-временному дискриминатору, а его вторые входы - к блоку формирования чисел, вход которого подключен к выходу многовходового элемента ИЛИ, связанного своими входами с коммутатором, первые входы которого подключены к выходам счетчика адре. сов, связанным со входами блока формирова. ния адресов, а вторые входы через дешифра. тор подключены к программному блоку.Структурная схема устройства для контроля блоков памяти приведена на чертеже.Устройство содержит блок 1 управления, включающий программирующий генератор 2 тактовых импульсов и блок 3 синхронизации, связанные между собой двусторонней связью и подключенные своими первыми объединенны. ми входами к программному блоку 4, вход которого соединен с выходом блока 3 син. хронизации блока 1 управления, а выходы подключены к счетчику 5 адресов, блоку 6 сравнения адресов, счетчику 7 циклов, дешифратору,8, блоку 9 сравнения количества циклов, блоку 10 формирования чисел, ам. плитудно.временному дискриминатору 11 и блоку 12 формирования управляющих импульсов, Счетчик 5 адресов своими выходами подключен ко входам блока 13. формирования адресов, а счетчик 7 циклов - ко входам блока 14 сравнения циклов. Устройство со. держит также коммутатор 15, входы которо. го подключены к пешифратору 8 и выходам счетчика 5,адерсов, связанным со входами блока 13 формирования адресов, а выходы коммутатора 15 соединены со входа. ми многовходового элемента ИЛИ 16, выход которого подключен ко входу блока "10 7668 4 формирования чисел, регистры 17 и 18, блох 19 регистров чисел, блок 20 регистров адреса и контактный блок 21 для включения объекта проверки, который подключен ко входам амплитудно.временного Дискриминатора 11, выходам блока 12 формирования управляющих импульсов и выходам: блоков 19 и 20 регистров чисел и адреса соответственно.Управляющие (первые) входы регистров, 17 и 18 и блоков 19 и 20 регистров объе. дннеяы и. подключены к выходу генератора 2 тактовых импульсов-блока 1 управления, вторые входы регистров 17 я 18 раздельно подключены к выходам блока 3 синхронизации блока 1 управления, Выход регистра 17 подключен ко. входу амплитудно. временного дискриминатора 11, а выход регистра 18 - кблоку 12 формирования управляющих импульсов. Входы блоков 19 и 20 подключены со.ответственно к вьгходам блоков 10 и 13,причем вход блока 10 формирования чиселподключей к выходу блока 14 сравнения циклов, вход которого соединен с выходом блока13 формирования адресов. Ьлок 1 управления служит для координа ции работы узлов и блоков устройства при.реализации стандартных программ проверкиЗУ ("обегающая "1" или "0", "шахматнь 1 й 30 порядок", и т.д.). В частности, входящий вего состав программируемый генератор 2тактовых импульсовпредназначен для зада.ния периода следования указанных импульсова блок 3 синхронизации синхронизирует работу сче 1 чиков 5 и 7 адресов и Еклов соответственно, регистров 17 и 18 н блока 13формирования адресов,Программяый блок 4 представляет собойнабор 1 ч-разрядных регистров памяти и 40 предназначен для хранения информации, необ.ходимой для выполнения программы контроляпараметров ЗУ,данные о реализуемом алгоритме контроля, о размере контролируемогоЗУ, т.е, количестве разрядов адреса, об облас тя контроля ЗУ, границами которого является начальный и конечный адрес, о длитель.ности периода следования импульсов синхронизации,о величинах граничных значений считыва.емого сигнала "0" и "1" для амплитудно временного дискриминатора, о длительности управляющих импульсов и их задержке относительно импульсов синхронизации,о длитель.ности контролируемого параметра, напримервремени выборки, о порядке прохождения информации на входы контролируемого ЗУ -прямой или инверсной. Информация в про.граммный блок 4 может быть занесена иэЭВМ яли с пульта управления (на чертежене показаны),5 71Счетчики 5 и 7 адресов и циклов соответственно представляют собой й-разрядныедвойные счетчики. Счетчик 5 предназначендля выбора ячейки и формирования кодаадреса выбираемой ячейки контроля, а счетчик 7 - для подсчета количества цикловпри реализации алгоритмов контроля "бега.ющая"1" или "0" и "марширующая"1" или"0",Блоки 6, 14 и 9 сравнения адресов, циклов и количества циклов соответственно представляют собой цифровые компараторы поразрядного сравнения двоичных чисел, причемблок 6 сравнения адресов предназначен длясравнения двоичного кода счетчика 5 адре.сов с кодом, задаваемым программнымблоком 4, блок 14 сравнения циклов предназначен для сравнения кода счетчика 5адресов (связь осуществляется через блок13 формирования адресов) с кодом счетчика7 циклов и формирования команды дляблока 10 формирования чисел на изменение,числовой информации (прямой на инверснуюили наоборот) и блока 1 управления - наизменение режима записи на считывание или,фнаоборот, при реализации алгоритмов койт.роля "бегающая "1" или "0" и "марширую.щадя 11 1 ф или ффОффБлок 9 сравнения количества циклов вред.назначен для определения момента достиже.ния счетчиком 7 циклов адреса конечнойячейки и формирования сигнала "окончаниеконтроля" в блок 3 синхронизации блока 1управления.Дешифратор 8 предназначен для управлениякоммутатором 15, который осуществляетподключение выходов разрядов счетчика 5адресов к соответствующим входам схемыИЛИ 16 и тем самым обеспечивает прохожде.ние сигнала с выбранного разряда счетчика5 адресов на вход блока 10 формированиячисел, выполненного на элементе ИЛИ идвух двоичных счетчиках.Амплитчпно-временной дискриминатор 11представляет собой два аналоговых ком.паратора с четырехвходовыми схемами И навыходе. Один из компараторов предназначен для сравнения амплитуды выходногоуровня с.заданным опорным уровнем "1",а второй - с уровйем "О", Посредствомсхем И фиксируется момент сравнения.Блок 12 формирования управляющих импульсов выполнен на регистре, двух цифро.вых компараторах и двух двоично-десятичных счетчиках, Блок 12 предназначен дляформирования импульсов с заданной задерж.кой относительно импульса пуска и с задан.ной длительностью.766851015 20 2530 35 40 45 5055 на выходах необходимую числовую информацию. Блок 3 формирования адресов представля. ет собой дешифратор, два инвертора и ком. мутатор и предназначен для выработки ад.реса соответствующей ячейки контроля в сост. ветствии с заданным алгоритмом. Регистры 17 и 18 выполнены на Д-триггерах и пред. назначены для управления работой амплитудно-временного дискриминатора 11 и блока 12 формирования управляющих импульсов соответственно. Блоки 19 и 20 регистров чисел и адреса соответственно также выполненына Д-триггерах и служат для последовательного приема информации контроля и последующей одновременной передачи ее на контролируемый объект, помещенный в контактныйблок 21,Устройство работает следующим образом.Контроль параметров складывается издвух этапов, первый из которых являетсяподготовительным, когда в узлы и блокиустройства заносится необходимая информацияв соответствии с требуемым алгоритмом кон.троля. На втором этапе происходит переза.пись этой информации в Д-триггеры регистров 17 и 18 и блоков 19 и 20 регистров,передача ее на входы контролируемого объектаи собственно измерение соответствующего па.раметраПо сигналу разрешения от программногоблока 4 на реализацию требуемого алгоритмапроверки на выходах блока 3 блока 1 управления устанавливаются следующие сигналы:сигнал разрешения на работу счетчика 5 адресов; запрещение работы счетчика 7 циклов;разрешение формирования сигналов записиинформации посредством блока 12 формирования управляющих импульсов (сигнал изблока 3 синхронизации на вход блока 12поступает через регистр 18), запрещение работы амнлитудно-временного дискриминатора11 (через регистр 17), разрешение на фор.мирование адреса ячейки контроля в соответ.ствии с реализуемым алгоритмом,По получении сигнала с блока 3 сннхрони.зации счетчики 5 и 7 адресов и циклов уста.иавливаются в состояния, соответствующиекоду, адреса начальной ячейки контроля, Кодадреса начальной ячейки контроля с выхо.дов разрядов счетчика 5 адресов поступаетна входы блока 13 формирования адресов,который по сигналу, поступившему из блока3 синхронизации, формирует на своих выхо.дах адрес начальной ячейки контроля, По сигналу с программного блока 4 блок 10 формирования чисел, в соответствии с реализуемым алгоритмом проверки, формирует8программным блоком 4 момент времени, определяемый стробимпульсом. Оценка ам. плитуды выходного уровня "О" или "1" осуществляется путем сравнения в аналого. вых компараторах амплитудно временного дискриминатора 11 с заданными программным блоком 4 опорными уровнями; При этом вы. ходные сигналы блока 19 регистров чисел управляют работой компараторов таким обра зом, чти при считывании амплитуд уровней "О" или ."1" работает соответствующий ком. паратор. Результат контроля поступает в блок 1 управления и оттуда, при необходимости на информационную обработку.Таким образом осуществляется запись и считывание информации из ячеек памяти проверки. При этом устройство реализует следущие алгоритмы контроля: "шахматный поря. док", "кодовая последовательность", "бегу. щая "1" или "О", "марширующая "1" или "О",При реализации алгоритма контроля "шах. матный порядок"., в блоке 10 формирования чисел включается в работу двоичный счетчик, входящий в его состав. Управление этим счетчиком осуществляется программируемым генератором 2 тактовых импульсов блока 1 управления, При этом на выходе разряда счетчика формируется код чисел "0" и "1". Дешифратор 8, управляемый программным блоком 4, разрешает прохождение через коммутатор 15 сигналов с выхода млад. щего разряда строки счетчика 5 адресов, Эти сигналы через многовходовый элемент ИЛИ 16 поступают на блок 10 формирования чисел, по которым последний изменяет чередование уровней "О" н ".1" при переходе с од. ной строки на другую в объектс проверки.При реализации алгоритма контроля "кодовая последовательность" дешифратор 8 аналогичным образом разрешает прохождение кодов адресов со счетчика 5 на вход блока 10 формирования чисел.При реализации алгоритмов "бегущая "1" или "О", "марширующая "Г или "0" производится запись "1 или "0" соответственно во все ячейки памяти объекта проверки выше описанным образом, По окончании записи блок 14 сравнения циклов формирует сиг. ивл равенства кодов, установленных на вы. ходах разрядов счетчиков 5 и 7 адресов и циклов соответственно, по получении которого блок 10 формирования чисел вырабатывает инверсную информацию, а блок 3 синхронизации блока 1 управления формирует сигнал на разрешение записи этой ннформа. ции в начальную ячейку памяти, после чего устройство переходят в режим считывания информации из ячеек памяти. Этот процесс 7 71766 8Таким образом на первом, подготовитель.ном,этапе осуществляется формирование ин.формации контроля для записи ее в началь.ную ячейку памяти объекта проверки, Эта информация устанавливается на входах блоков 19 и 20 регистров чисел и адреса, Перезапись этой информации в регистры блоков19 и 20 и выдача ее в ячейку памяти осу.ществляется следующим образом,Сигналом "начало контроля" от програм омного блока 4 осуществляется запуск програм.мяруемого генератора 2 тактовых импульсов блока 1 управления, Генератор 2 формирует тактовыеимпульсы, период следования которых равен дли.тельности адреса выбранной ячейки контроля.Пер. 5вым тактовым импульсом осуществляетсяперезапись информации контроля. начальнойячейки в регистры блоков 19 и 20 чисели адреса из блоков О и.13 форМированиячисел и адреса соответственно. Эта информа 20ция поступает на входы контролируемой на.чальной ячейки памяти объекта проверки посигналам, вырабатываемым блоком 12 управ.ляющих импульсов, управляемым програм.мным блоком 4 и блоком 1 управления че.рез регистр 18 Одновременно первый такто.вый импульс тоступает на вход блока 3синхронизации и тем самым создает усло.вия для формирования информации контролиследующей ячейки памяти. При этом первый ЗОподготовительный, этап контроля последующей ячейки совпадает со вторым этапомконтроля предыдущей.Процесс записи информации во все ячейки памяти 9 бЪекта проверки происходит вы. 35шеописанным образом до тех цор, пока счетчик 5 адресов не установится в состояние,соответствующее коду адреса конечной ячейкипамяти объекта проверки. При этом блок Ьсравнения адресов вырабатывает Сигнал, со 40гласно которому блок 3 синхронйзации пере.водит блоки устройства из режима записив режим считывания информации, а счетчик5 адресов устанавливается в состояние, соот.ветствующее коду адреса начальной ячейки 45контроля.В режиме считывания информации блок3 синхронизации посылает через регистр 17сигнал, разрешающий работуамплитудновременного дискриминатора 11, а через регистр 18 - сигнал, устанавливающий блок12 формирования управляющих импульсовв режим считывания, при котором на выходах блока 12 устанавливаются соответству.юшяе сигналы. Амплитудно-временной дискриминатор 11 производит в каждом циклесчитывания оценку амплитудно-временныхпараметров объекта проверки в заданный10 9 717668 происходит до тех пор, пока блок 14 срав.п пения циклов не зафиксирует момент равенства кодов на выходах счетчиков 5 и 7 адре сов и циклов соответственно, В момент ра. венства указанных кодов в режиме считыва. 5 к ния блок 14 сравнения циклов формирует сигнал, по которому блок синхронизации вырабаывает сигналы на увеличение содержймо" го счетчика 7 циклов на единицу. При этом в содержимое счетчика 5 адресов не изменяет О ся. Устройство снова переводится в режим записи информации, причем блок 10 форми- с рования чисел вырабатывает прямую информа- ч цию, которая записывается. в адрес начальнойячейки памяти. Блок 3 синхронизации блока 15 с 1 разрешает работу счетчика 5 адресов, Содержимое последнего увеличивается на единицу, н блок 14 сравнения циклов фиксирует равен. ство кодов счетчиков 5 и 7 адресов и дики лов по адресу второй ячейки памяти, Так же осуществляется запись инверсной информа и ции во вторую ячейку, после чего устройство вснова аналогичным образом переводится в режим считывания, Дальнейшая работа устрой. ства при реализации алгоритмов "бегущая "1" или "0", осуществляется вышеописанным об. разом до тех пор, пока на выходе счетчика 7 циклов не установится код адреса конеч"ной ячейки, что фиксируется блоком 9 срав. пения количества циклов, который формирует ЗО в сигнал для блока 3 синхронизации. При одно. временном получении сигналов с блоков 6 и 9 сравнения адресов и циклов соответстввн- - к но блок 3 синхронизации по окончании режи ма считывания формирует сигнал "окончание З 5 э контроля". Формула изобретения Устройство для контроля блоков памяти,содержащее блок управления, подключенныйвыходами к программному блоку, счетчикамадресов и циклов и блоку формированияадресов, а входами - к блокам сравненияадресов и количества циклов и амплитудно.временному дискриминатору, входы которого одключены к контактному блоку и программному блоку, связанному своими выходами со входами счетчика адресов, блоков срав.ения адресов и количества циклов и бло.ов формирования чисел и управляющихимпульсов причем последний своими выхода.ми связан с контактным блоком, дешифратор, коммутатор, блок сравнения циклов,ыход которого подключен к блоку форми.рования чисел, а входы связаны со счетчи.ом циклов, имеющим двустороннюю связьблоком сравнения количества циклов, аерез блок формирования адресов - со счет.чиком адресов, имеющим двустороннюю связьблоком сравнения адресов, о т л и ч а ю.щ е е с я тем, что, с целью повышения точости контроля, введены блоки регистровадреса и чисел, многовходовой элемент ИЛИдва регистра, первые входы которых иблоков регистров адреса и чисел объединеныподключенй к блоку управления, вторыеходы регистров раздельно подключены кблоку управления, выход первого регистраподключен ко входу амплитудно. временногодискриминатора, выход второго регистрако входу блока формирования управляющихимпульсов, вторые входы блока регистровадреса подключены к блоку формированияадреса, а выходы - к контактному блоку,ыходы блока регистров чисел подключеныконтактному блоку и амплитудно-временному дискриминатору, а его вторые входы -блоку формирования чисел, вход кото.рого подключен к выходу многовходовоголемента ИЛИ, связанного своими входамис коммутатором, первые входы которогоподключены к выходам счетчика адресов,связанным со входами блока формирования,адресов, а вторые входы через дешифратор40подключены к программному блоку,Источники информации,принятые во внимание при экспертизе1, Авторское свидетельство СССР У 471560,кл. 6 01 й 31/28, 1976,2, Авторское свидетельство СССР Мф 526954,кл. 6 01 В 29(00, 1975,Составитель А. БеляевТехред Н.Ковалева . Корректор А: Гриценко Тираж 1019 ПодписноеГосударственного комитета СССРелам изобретений и открытийосква, Ж - 35, Раушская наб д. 4/5 Патент", г. Ужгород, ул, Проек