Преобразователь двоичного кода в двоично-десятичный

/02, 1977 ОСУДАРСТВЕННЫЙ КОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ ПИСАНИЕ И(54)(57) ПРЕОБРАЗОВАТЕЛЬ ДВОИЧНОГОКОДА В ДВОИЧНО-ДЕСЯТИЧНЫЙ, содержащий генератор импульсов, распределитель импульсов, формирователь эквивалентов и двоично-десятичный накопительный сумматор, выходы которого являются выходами преобразователя, информационный вход Которогосоединен с информационным входомраспределителя импульсов, тактовыйвход которого соединен с выходом генератора импульсов, выход двоичного кода распределителя импульсовсоединен с управляющим, входом двоично-десятичного накопительного сумма-.тора, информационные входы которогосоединены с выходами формирователяэквивалентов, вход считывания тактови вход подготовки которого соединены соответственно с выходом считывания тактов и с выходом подготовки распределителя импульсов, выход сброса. которого соединен с входами сброса формирователя эквивалентов и двоично-десятичного накопительного сумматора, о т л и ч а ю -щ и й с я тем, что, с целью егоупрощения, в нем формирователь эк-.вивалентов состоит из тетрад, каждая из которых содержит регистрпризнаков разрядов, элемент запрета.и сумматор тактов, а каждая тетраца двоично-десятичного накопительного сумматора содержит регистр промежуточных сумм, промежуточный сумматор, элемент ИЛИ, сумматор кода и элемент запрета, первый и второй входы которогосоединены соответственно с выходами третьего, и четвертого разрядов сумматора кода, первые входы второго, третьего и четвертого разрядов которого соединены с выходом элемента ИЛИ, первый и второй, входы которого соединены соответственно с выходом переноса и выходом четвертого разряда промежуточного сумматора, первые входы всех разрядов которого соединены с выходами соответствующих разрядов регистра промежуточных сумм, управляющий вход и вход сброса которого являются со- р ответственно управляющим входом и входом сбрОса двОиЧно-десятичного накопительного сумматора, информационные входы и выходы которого яв- Ффффф ляются соответственно вторыми входами промежуточного сумматора и выходами регистра промежуточных сумм, входы, первого, второго, третьего и четвертого разрядов которого соединены соответственно с выходами первых разрядов промежуточного сумматора н сумматора кода, выходом элемента запрета и выходом третьего разряда сумматора кода, выход переноса которого соединен с входом переноса промежуточного сумматора соседней старшей тетрады двору ично-десятичного накопительного сумматора и первым входом первого разряда сумматора кода, вторые входы первого и второго разрядов которо.го соединены с выходом второго разряда промежуточного сумматора, выход третьего разряда и выход переноса которого соединены соответст.венно с вторыми входами третьего и четвертого разрядов сумматора кода, выходы первого, третьего и четвертого разрядов сумматора тактов каждой тетрады формирователя эквивален1034779 тов соединены соответственно с входами второго, третьего и четвертого разрядов регистра признаков разрядов, управляющий вход которого являетсяуправляющим входом формирователя эквивалентов, вход сброса которого является входом сброса регистра признаков разрядов, выходы первого, второго и третьего разрядов которого соединены соответственно с первыми входами второго, третьего и четвертого разрядов сумматора тактов, вторые входы третьего и четвертого разрядов которого соедине" ны соответственно с выходами тре" тьего и четвертого разрядов регистра признаков разрядов и первым и вторым входами элемента запрета формирователя эквивалентов, выход перегИзобретение относится к автоматике, телемеханике и вычислительной технике и может быть использовано при построении преобразователей двоичного кода в двоично-десятичный.Известен преобразователь двоичного кода в двоично-десятичный, содержащий счетчик двоичных разрядов последовательного кода, дешифратор, генератор тактовых импульсов, счетчик весовых эквивалентов, схему сравнения, счетчик повторений, блок. запрещения младшего разряда, блок запрещения тактовых импульсов 1) .Недостатком данного преобразователя является низкое быстроДействие, что вызвано преобразованием числа по тактам, циклы повторения которых вырабатываются генератором в зависимости от веса приходящего разряда(1,2,4 и т.д.). 20Наиболее близким по технической сущности к изобретению является преобразователь двоичного кода в двоично-десятичный, содержащий генератор тактовых импульсов, рас пределитель импульсов, Формирователь эквивалентов, двоично-десятичный сумматор, регистр промежуточных сумм формирователь сигнала записи, причем входы двоично-десятичных фсумма торов соединены с соответствующими выходами формирователя эквивалентов, а выходы подключены к входам .регистра промежуточных сумм, тактовый вход распределителя импульсов соединен с выходом генератора импульсов, выход двоичного кода распределителя импульсов - с управляющим входом двоичио-десятичного полнения сумматора тактов соединенс входом первого разряда регистрапризнакбв разрядов соседней старшейтетрады формирователя эквивалентови первым входом первого разряда 69 мматора тактов, вторые входы первого и второго разрядов которого соединены соответственно с выходами пер-.вого и третьего разрядов регистрапризнаков. разрядов, выходы первого, второго и четвертого разрядовкоторого совместно с выходом элемента запрета формирователя эквивалентов являются выходами тетрадыформирователя эквивалентов, вход .первого разряда первой тетрады форемирователя эквивалентов являетсявходом подготовки формирователя эквивалентов. сумматора, вход считывания тактови вход подготовки формирователя эквивалентов соединены соответственнос выходом считывания тактов и с выходом подготовки распределителяимпульсов,выход сброса которого сое-динен с входами сброса формирователя эквивалентов и двоично-десятичного сумматора 2 .Недостатком известного преобразователя является сложность построения двоично-десятичных сумматоров, так как с увеличением разрядности двоичного кода резко возрастает оборудование распределитеЛя и Формирователя эквивалентов, а такжесложность в управлении,Целью изобретения является упрощение преобразователя,Поставленная цель достигаетсятем, что в преобразователе двоичного кода в двоично-десятичный, содержащем генератор импульсов, распределитель импульсов, формирователь эквивалентов и двоично-десятич"ный накопительный сумматор, выходы.которого являются выходами преобразователя, информационный вход которого соединен с информационнымвходом распределителя импульсов,тактовый вход которого соединен свыходом генератора импульсов, выход двоичного кода распределителя импульсов соединен с управляющимвходом двоично-десятичного накопительногосумматора, информационные .входы которого соединены с выходамиформирователя эквивалентов, входсчитывания тактов и вход подготовкикоторого соединены соответственно свыходом считывания тактов и с выходом подготовки распределителяимпульсов, выход сброса которогосоединен с входами сброса формирователя эквивалентов .и двоично-десятичнбго накопительного сумматора, 5формирователь эквивалентов состоитиз тетрад, каждая из которых содержит регистр признаков разрядов,элемент .запрета и сумматор тактов,а каждая тетрада двоично-десятичного накопительного сумматора содержит регистр промежуточных сумм,промежуточный сумматор, элемент ИЛИ,сумматор кода и элемент запрета,первый и второй входы которого соединены соответственно с выходамитретьего и четвертого разрядов сумматора кода, первые входы второго,третьего и четвертого разрядов которого соединены с выходом элементаИЛИ, первый и вторбй входы которого соединены соответственнос выхо-дом переноса и выходом четвертогоразряда промежуточного сумматора,первые входы всех разрядов которогосоединены с выходами соответствующих разрядов регистра промежуточных .сумм, управляющий вход и вход сбросакоторого являются соответственно управляющим входом сброса двоично-десятичного накопительного сумматора,информационные входы и выходы кото- .рого являются соответственно вторымивходами промежуточного сумматораи выходами регистра промежуточныхсумм, входы первого, второго, третьего и четвертого разрядов которогосоединены соответственно с выходамипервых разрядов промежуточного сумматора и сумматора кода, выходомэлемента запрета и выходом третьего 40разряда сумматора кода, выход переноса которого соединен с входом пе., реноса промежуточного сумматора соседней старшей тетрады двоично-десятичного накопительного сумматора 45и первьм входом первого разряда сум- .матора кода, вторые входы первогои второго разрядов которого соединены с выходом второго разряда промежуточного сумматора, выход третьегоразряда и выход переноса которогосоединены соответственно с вторымивходами третьего и четвертого разрядов сумматора кода, выходы первого, третьего и четвертого разрядов сумматора тактов каждой тетрады формирователя эквивалентов соединены соответственно с входами второго, третьего и четвертого разрядов регистра признаков разрядов,управляющий вход которого является . 60управляющим входом формирователя эквивалентов, вход сброса которого является входом сброса регистра признаков разрядон,выходы первого, второ-.го и третьего разрядов которого сое динены соотнетственно с первьми входами второго, третьего и четвертого разрядов сумматора тактов, вторые вхоцы третьего и четнертого разрядов которого соединены соответственно с выходами третьего и четвертого разрядов регистра прйзнаков разрядов и первым и вторым входами элемента запрета формирователя эквивалентов, выход переполнения сумматора тактов .соединен с входом первого разряда регистра признаков соседней старшей тетрады формирователя эквивалентов и первым входом первого разряда сумматора тактов, вторые входы первого и второго разрядов которого соединены соответственно с выходами первого и третьего разрядов, выходы первого, второго и четвертого разрядов которого совместно с выходом элемента запрета формирователя эквивалентов являются выходами тетрады формирователя эквивалентов, вход первого разряда первой тетрады формиронателя эквивалентов является входом подготовки формирователя эквивалентовНа фиг.1 приведена структурная схема предложенного преобразователя; на фиг.2 - временные соотношения кодовой посылки и сигналов управления.Преобразователь двоичного. кода и дноично-десятичный содержит генератор 1 импульсов, распределитель 2 импульсов, регистр 3 признаков разрядов, сумматор 4 тактов, регистр 5 промежуточных сумм, промежуточный сумматор б, сумматор 7 кода элемент 8 запрета формирователя эквивалентов, предназначенный для запрещения разряда весом 2 при однонременнм наличии на втором входе разряда 2 , элемент ИЛИ 9, который предназначен для сбора разряда 2 и сигнала переполнения промежуточного сумматора б, и элемент 10 запрета.Регистр 3 признаков разрядов предназначен для хранения текущего значения двоичного разряда в виде двоично-десятичного эквивалента.Регистр 3, сумматор 4 и элемент 8 запрета служит для преобразования текущего значения двоичного разряда в двоично-десятичный эквивалент.,Рагистр 5 промежуточных сумм предназначен для хранения суммы значений разрядов двоичного кода н Виде дноично-десятичных эквивалентов.Промежуточный сумматор б представляет собой двоичный сумматор и предназначен для суммирования текущего двоична-десятичного значения разряда кода с суммарным значением ранее поступивших разрядов кода.Сумматор 7 представляет собойдвоичный декадный сумматор и обеспечивает, совместно с промежуточнымрегистром 5, промежуточным сумматором 6, элементами ИЛИ 9 и запрета.10формирование двоично-десятичного эквивалента двоичного кода.Входная информация в виде посылок последовательного кода подается на информационный вход 11 преобразователя,Распределитель 2 импульсов выдает четыре сигнала, временные соотношения которых представлены наФиг.2: по выходу 12 импульсы считывания тактов (тактовые импульсы на 15время кодовой посылки), по выходу 13импульс подготовки 0-входа первогоразряда регистра 3 (импульс началакодовой посылки); по выходу. 14 им-.пульс установки.в 0 ф регистров 3и 5 у по выходу 15 импульсы двоичного. кода (кодовая посылка).1Результат преобразования формируется на выходах 16, Регистр 3признаков разрядов, сумматор 4 так 25тов и элемент 8 запрета в соовокупности образуют тетраду Формирователя 17 эквивалентов.Регистр 5 промежуточных сумм,промежуточный сумматор б, сумматор 7 30кода, элементы ИЛИ 9 и запрета 10в совокупности образуют тетраду двощчно-десятичногЬ накопительного сумматора 18,Преобразователь двоичного кода 35в двоично-десятичный работает следующим образом,На вход распределителя 2 импульсов поступают тактовые импульсыгенератора 1 импульсов и кодовые посылки на вход 11 (младшими разрядамивперед, причем одна посылка можетсодержать несколько кодов, подлежащих преобразованию),Сигнал установки в 0 регистров 3 н 5 подготавливает преобразователь к приему информации.Импульс тактовой частоты в момент наличия на информационном0-входе первого разряда регистра 3импульса начала кодовой посылки записывает в регистр 3 единицу, чтосоответствует значению разряда свесом 2 О . Следующим тактовым импульсом значение в регистре 3 удваивается. При значении в регистре 3 55чисел больше 8 сумматором 4 производится коррекция значений чисел врегистрах 3 и перенос числа 2 О 10" втетраду и+1, где и " номер тетрады.Значение текущего разряда в дво-60ично-десятичном эквиваленте, формированное формирователем 17 эквивалента, суммируется сумматорами 6 сранее прошедшими разрядами, хранящимися в регистрах 5. Суммарное 65 значение с сумматоров б поступаетчерез сумматор 7 кода на информационные входы регистра 5. Сумматор 7преобразует числа от 0 до 18 в дврично-десятичный эквивалент. Сигналпереноса 20. 10" с сумматора 7 поступает на информационный вход 1-горазряда сумматора б тетрады и+1Запись, информации в регистр 5производится импульсом соответствующегоразряда входного двоичного кода,при отсутствии во входном коде раз"ряда запись в регистр 5 не производится,В таблице истинности указана 1 Абота преобразователя в зависимостиот приходящего такта (Т; ) (признакатекущего разряда) и разряда кодовойпосылки /и/, где 1 - текущий номерразряда. Рассмотрим подробнее работу преобразователя для двоичного кода 11111 на примере двух тетрад - принцип преобразования распространяется на двоичный последовательный код любой длины, поступающий младшими разрядами вперед.Первым тактовым импульсом с выхо- да 12 первый разряд регистра 3 с весом 2 устанавливается в единичноеОсостояние ф 11 и поступает через сумматор 4 на Р-вход второго разряда с весом 21 регистра 3 и через сумматор 6 на Р-вход первого разряда с весом 2 регистра 5..Импульс разряда кода .с весом 2 поступает по выходу 15 и переписывает значение с О-входа в регистр 5. С выхода регистра, единичное состояние первого разряда поступает на выход 16 и через сумматор б на О-вход первого разряда регистра 5.Эзгистр 5 хранит фф 11 с весом 2По второму тактовому импульсу второй разряд регистра 3 с весом 2 устанавливается в 1,состояние с выхода второго разряда, подается через сумматор 4 на Р-вход третьегб разряда регистра 3 и через сумматоры б и 7 на Р-вход второго разряда регистра 5.Импульс разряда кода с весом 21 переписывает значение с О-входов регистра 5 в сам регистр. С выхода регистра 5 единичное состояние первого и второго разрядов подается на выход 16 и через сумматор б на О-.вход первого разряда регистра 5, а через сумматоры б и 7 - на Р-вход второго разряда регистра 5,Регистр 5 храннт ф 1 с весом 2 ц 2.По третьему тактовому импульсу третий разряд регистра 3 с весом 22 устанавливается в единичное состояние, и его значение через сумматор 4 поступает на 0-входы третьего и чет1084779 Такты (Т) и разряды (и) последовательного кода Весаразрядов Устройство Т 1 л 1 Т 2 й 2 ТЗ п 3 2 1 0 0 1 00 0 1 О 0 0 0 0.,5Импульс разряда кода с весом 2, переписывает значение с Р-входов регистра 5 в сам регистр. С выхода регистра единичное состояние первого, второго и третьего разрядов передаются на выход 16 и через сумматор б поступают на О-входпервого разряда регистра 5, а через суммато- . ры б и 7 - на Р-вход второго разряда регистра 5 и через сумматоры б 15 ,и 7 и элемент 10 запрета на Р-вход третьего разряда регистра 5Ээгистр 5 хранит 1 с весом2 о 21.и 2Четвертый тактовый импульс уста Онавливает третий и четвертый разряды регистра 3 в единичное состояние.Значение третьего и четвертого разрядов суммируются на сумматоре 4,в Результате единица 10 поступает 25на 0-вход первого разряда второйтетрады регистра 3, а остаток с ве- .дом 2" и 2 поступает на 0-входырегистра 3 первой тетради.На сумматор б в данном такте поступает следующая информация. "срегистра 3 значения разряда с весом2 , при этом значение разряда с ве 3сом 2 при наличии разряда с весом2 элемент 8 запрета не пропускает;с.регистра 5 значение разрядов свесом 2 О, 2 и 2.Значение разряда с весом 12через сумматор б поступает на Р-входпервого разряда регистра 5, значение разрядов с весами 2" и 22 подает"4 Ося на соответствующие разрядысумматора 7, а значение разряда с весом2 через элемент ИЛИ 9 на вход разрядов с весом 2, 2 и 2 сумматора 7. 45 В результате суммирования насумматоре 7 единица переноса сумматора 7 (210 ) поступает наОО-вход первого разряда регистра бвторой тетрады, а остаток с весом2 через элемент 10 запрета поступает на 0-вход третьего разрядарегистра 5. На входе регистров 5двух тетрад подготавливаются разряды с весами 2 и 2" первой тетрады и 2 второй тетрады,оИмпульс разряда кода с весом 2переписывает значение с Р-входоврегистров 5 в сам регистр. Значения кода с регистров 5 поступаютна выходы 16 двух тетрад и черезсумматоры б подготавливают первыеразряды регистра 5 двух тетрад, ачерез сумматоры 6 и 7 - третий разряд регистра 5 первой тетрады.Регистр 5 хранит единичные значения 2 и 2 ф в первой тетрадеи 2 10 во второй тетраде.Работа последующих тетрад припреобразовании аналогична,При кодовой посылке меньше максимально установленной регистр 3,сумматор 4 и элемент 8 запрета продолжают работать (продолжается пе"ресчет разрядов), однако регистр 5закрыт для преобразования и хранитзаписанное число до следующей кодовой посылки. Таким образом, предложенный преобразователь позволяет вести преобразование двоичного кода любой длины беэ увеличения объема дополнительного оборудования, увеличивается только число однотипных тетрад. Кроме того, в преобразователе ведется преобразование кода по значениям разрядов приходящего кода, что сокращает время преобразования, при этом число тактов определяется числом разрядов кода,Т 4. п 4 Т 5 п 5 Тб пб Т 7 п 7 Т 8 п 81084779 Продолжение таблицы Такты (Т) и разряды (а) последовательного кода устройство Весаразрядов Т 1 п Т 2 в 2 ТЗ пЗ Т 4 п 4 Т 5 а 5 Тб в 6 Т 7 п 7 Т 8 п 8 т 0 0 0 1 2 с 10 0 0 0 0 0 0 0 0 0 0 0 0 2 100 0 0 0 0 0 2 .100 0 0 0 2 1 0 0 1 0 1 1 1,0О 0 0 0 Сумматор 4 Перенпризнаковтактов 210 0 0 0 1 0 0 2,10 О.2 10 0 0 Перен. 0 2 " 100 . 0 0 0 20 1 1 0 О.1 0 0 0 0 1 Регистр 5 промежут. сумм 0 2 ф 102 ф 1012 1084779 Продолжение таблицы Такты (Т) и разряды (и) последовательного кода илесаразрядов Устройство Т 1 п 1 Т 2 п 2,ТЗ пЗ Т 4 п 4 Г 5 а 5 76 п 6 Т 7 п 7 Т 8 п 8 0 0 1 1 0 0 0 0 0 0 0 0 0 1 0 0 1 0 0 0 0 0 0 0 0 00 0 0 0 0 0 0 0 0 0 О, 1 2 2Сумматор 7Перен2.10 2 10 0 0 0 0 0 0 0 0 0 2. 10 О 0 0 0 0 1 0 0 0 1 Перен,Р 91084779 Г 1 Г 1 1 1 Г и Ф Составитель М.Аршавскийанко Техред А,Бабинец Корректор А.Тяско акто а ППП фПатентф, г. Ужгород, ул. Проектная,нл з 2011/43 Тираж 699 ВНИИПИ ГОсударственного по делам изобретений 113035, Москва, Ж, РаущПодписи омитета СССР открытий ая наб., д, 4/5