Устройство для контроля магистралей электронных вычислительных машин

Союз СоветсиикСоциапистичесиикРеспубпин Оп ИСАНИЕ ИЗОБРЕТЕНИЯ К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ и 1964648(23) Приоритет 3 Ъеудврстеалый квметет СССР до делам кзобретений и открытей(5 Й) УСТРОЙСТВО ДЛЯ КОНТРОЛЯ МАГИСТРАЛЕЙ ЭЛЕКТРОННЫХ ВЫЧИСЛИТЕЛЬНЫХ МАНИН1Изобретение относится к цифровой вычислительной технике и может Ьыть использовано в вычислительных устройствах, построенных по принципу "общей магистрали".Известно устройство для контроля ЭВМ, включающее в сеЬя оЬъединенные общей информационно-адресной магистралью центральный процессор памяти и контролеры ввода-вывода. Уст 10 ройство подключено к магистрали и содержит соединенные между собой интерфейсный блок, таймер, счетчик адреса, блоки посылки и проверки тестовых сигналов 11.В процессе работы ЭВМ устройство периодически проверяет ее раЬотоспособность и, если это возможно, локализует и логически изолирует отка" завший Ьлок. При этом время между ро появлением отказа и его обнаружением может оказаться достаточно большим (равным времени между проверками), что в ряде случаев недопустиМо. 2С другой стороны, увеличение частотыпроверок снижает производительностьЭВМ, так как все Ьольшая часть машинного времени расходуется на выполнение контрольных, а не "полезных"операций,Наиоолее близким по техническойсущности к предлагаемому устройствуявляется устройство для контроля магистрали ЭВМ, содержащее блоки оЬнаружения ошибок, соединенные посредством группы однонаправленных и двунаправленных адресных, информационных и управляющих связей с функциональными блоками ЭВМ, Блок обнаружения ошибок выполнен в виде последовательно соединенных Ьлока сравнения, триггера ошибки и инвертора,первая группа входов блока. сравнения является группой информационныхвходов этого блока и подключена кгруппе двунаправленных адресных иинформационных связей, вторая группа входов блока сравнения объедине96464на и является эталонным входом блока сравнения, выход инвертора является выходом блока обнаружения ошибки Г 23,Принцип работы этого устройствасостоит в следующем.При раЬоте ЭВИ в автоматическомрежиме информационно-адресная магистраль периодически освобождаетсяот передачи "полезных" сигналов на оболее или менее продолжительные интервалы времени, которые и используются для проверки магистрали. Вэти промежутки времени сигналы намагистрали сравниваются с "эталонными" сигналами. Если сигналы совпадают, то магистраль считается исправной, если нет то устройство формирует сигнал на выходе триггера ошибки, Этот сигнал служит, например, для оотключения отказавшейся ЭВИ и подклю.чения другойрезервной) ЭВИ к систеие, работающей в "реальном времени".Устройство обеспечивает быструюреакцию на отказ магистрали, так какчастота проверок равна "частоте освоЬождения" магистрали, и характеризуется простотой и полным отсутствием каких-либо требований к програмчиному обеспечению(контроль производится аппаратным путем).Недостатком этого устройства являются низкие функциональные возможности из-за отсутствия средств обеспечения коррекции обнаруженных ошибок.35Цель изобретения - расширение функ-,циональных возможностей устройстваза счет обеспечения возможности корректировки однократных неисправностей магистрали,4 оПоставленная цель достигаетсятем, что в устройство для контролямагистралей ЭВИ, содержащее блокиобнаружения ошибки, причем информационные входы и выходы каждого блокаобнаружения ошиЬки соединены с соответствующей группой информационныхшин соответствующей контролируемоймагистрали, управляющий вход каждогоблока обнаружения ошибки соединенс управляющей шиной контролируемоймагистрали, выход блока оЬнаруженияошибки соединен с шиной контрольного разряда соответствующей группышин Контролируемой магистрали, введена группа блоков коррекции, каждыйиз которых содержит два коммутатора,причем первая группа входов и выходов 8 фпервого и второго коммутаторов соединена с соответствующей группои шин .контролируемой магистрали, вторая группа входов первого и второго коммутаторов является. группой входов устройства, вторые группы выходов каждого коммутатора являются группой выходов устройства, управляющие входы первого и второго коммутатора является управляющим входом блока коррекции и соединены с управляющей шиной магистрали.Коммутатор содержит первый и второй инверторы, регистр , первую и вторую группу сумматоров по модулю два, группу элементов И, мажоритарный элемент, узел контроля по четности и элемент И, причем группа информационных входов коммутатора соединена с первыми входами соответствующих сумматоров по модуле два первой и второй групп и с информационными входами узла контроля по четности, вход контрольного разряда группы информационных входов коммутатора соединен с дополнительным входом узла контроля по четности и через первый инвертор - с первым входом элемента И, выход которого является управляющим входом регистра, выходы сумматоров по модулю два первой группы соединены с информационными входами регистра, информационные выходы, которого соединены с первыми входами ,соответствующегоэлемента И группы, выход каждого элемента И группы соединен с вторыми входами соответствующего сумматора по модулю два второй группы, выходы которых и вход первого инвертора образуют группу ийформационных выходов коммутатора, выход узла контроля по четности соединен через второй инвертор с вторыми входами элементов И группы, первый, второй и третий входы мажоритарного элемента соединены с тремя инфориационными входами группы входов коммутатора, выход коммутатора соединен с вторыми входами сумматоров по модулю два первой группы, управляющий вход коммутатора соединен с вторым входои элемента И.На фиг. 1 изображена функциональная схема части ЭВМ, поясняющая назначение устройства для контроля иа"гистрали; на фиг. 2 " функциональная схема блока обнаружения ошиЬки; на фиг. 3 - функциональная схема блока коррекции; на фиг, 4 - функциональ9646 5ная схема логического блока; нафиг, 5 - электрическая схема согласующего блока; на фиг. 6-9 - временныедиаграммы захвата магистрали, поясняющие принцип построения предлагаемого устройства.Для пояснения функционального назначения и алгоритма работы устройства на фиг. 1 показана часть ЭВМ,включающая в сеЬя.функциональные блоки 1, блоки 2 обнаружения ошибок,блоки 3 коррекции и согласующие блоки 4. Согласующие блоки 4 соединенымежду собой посредством группы однонаправленных и двунаправленных свя бзей 5, именуемых в дальнейшем "магистралью", Магистраль 5 содержитгруппу двунаправленных адресных связеи (шину адреса) 6, группу двунаправленных информационных связей (шину данных) 7 и группу направленныхи двунаправленных управляющих связей (управляющую шину) 8,Функциональные блоки 1 подключены к управляющей шине 8 посредством гзсвязей 9, Управляющие входы 10 блоков 3 коррекции соединены с однойиз связей управляющей шины 8. Группы магистральных выходов-входов 11блоков 3 коррекции соединены с шина- эми 6 и 7 Группы функциональных выходов 12 блоков 3 коррекции соединены с входами соответствующих функциональных блоков 1. Группы функциональных входов 13 блоков 3 коррекциисоединены с выходами соответствующих функциональных ЬлоковГруппы информационных входов-вы"ходов 14 блоков 2 соединены с шинами б и 7, группы управляющих входов15 блоков 2 - с шиной 8, выходы 16блоков 2 - с шинами 6 и 7.Функциональные Ьлоки 1 являютсястандартными блоками ЭВМ, такими какпроцессор, контролер, канал прямого45доступа в память, постоянное запоминающее устройство, оперативное запоминающее устройство, адаптер магистралей и т.ц.В этом примере реализации устройства предполагаетая, что адрес иданные имеют двухЬайтовую структуру,каждый байт состоит из восьми инФормационных и одного контрольногоразряда, дополняющего до нечетногочисла общее число единиц в байте.Число Ьлоков 2 обнаружения ошибок в данном примере равно числу Ьайтов, составляющих адрес и данные,48 бт. е. четырем. Каждый блок 2 предназначен для обнаружения ошиЬки в одном байте. Каждый Ьлок 3 коррекции в данном примере имеет двухЬайтовую структуру. Каждоьу функциональному Ьлоку 1 соответствуют два блока 3 коррекции - один для коррекции адреса, второй - для коррекции данных.Блок 2 оЬнаружения ошибки (фиг.2) содержит последовательно соединенные блок 17 сравнения, триггер 18ошибки, инвертор 19, а также элементы И 20 и И 2 1, триггеры 22 и 23,элемент 24 задержки, элемент 25 задержки, выход которого соединен связью 26 с входом сброса триггера 18, а его вход - с выходом нулевого плеча этого триггера, и группу кабельных усилителей 27, Блок 17 сравнения содержит группу двухвходовых, элементов ИСКЛЮЧАЮЕЕ ИЛИ 28, выходы которых соединены с входами элемента ИЛИ 29, выход которого является выходом блока сравнения. Первые входы двухвходовых элементов ИСКЛИЧНВЕЕ ИЛИ 28 соединены с выходами соответствующих каЬельных усилителей 27 ия вля ют ся группой и нфор маци онных входов-выходов 14 блока 2 обнаружения ошиЬки, Вторые входы двухвходовых элементов ИСКЛЮЧНОЕЕ ИЛИ 28 оЬьединены и являются эталонным входом 30блока 17 сравнения. Группы входов элементов И 20 и И 21 являются группой управляющих входов 15 блока , выход элемента И 20 соединен с входами синхронизации триггеров 22 и 23,и, через элемент задержки, 24 - с входом синхронизации триггера 18, Выход элемента И 21 соединен с входом сброса триггера 22, выход которого соединен с управляющими входами грудпы кабельных усилителей 27. Выход: нулевого плеча триггера 23 соединен с информационным входом этого триггера. Выход единичного плеча триггера 23 соединен с информационными входами группы каЬельных усилителей 27 и с эталонным входом 30 блока 17 сравненияВыход инвертора 19 является выходом 16 блока 2. На информационный вход триггера 22 подана логическая единица (+).Блок 3 коррекции (фиг. 3) содержит коммутаторы 31. Группа входов 32 коммутаторов 31 является группой магистральных входов-выходов 11 блока 3 и соединена с группой Функциональных входов 13 этого Ьлока, Гр,п20 25 39 3 7 9646 па выходов 33 коммутаторов 31 является группой функциональных выходов 12 блока 3 коррекции, Управляющие входы коммутаторов 31 обьединены и являются управляющим входом 10 блока 3 коррекции.Коммутатор 31 (фиг. 4) содержит первую 34 и вторую 35 группы сумматоров по модулю два, два инвертора 36 и 37 регистр 38, группу элемен тов И. 39, мажоритарный элемент 40, узел 41 контроля четности и элемент И 42. Информационные входы элемента 41 контроля четности соединены с первыми входами групп 34 и 35 сумматоров 15 по модулю два. Вход 43 контрольногоразряда элемента контроля четностисоединен через инвертор 36 с первымвходом элемента И 42, выход которого соединен с управляющим регистром38. Вторые входы первой группы 34сумматоров по модулю два соединеныс выходом мажоритарного элемента 40,входы которого соединены с информационными входами узла 41 контролячетности, Выходы первой группы сумматоров 34 по модулю два соединеныс информационными входами регистра38, выходы регистра 38 соединеныс первыми входами группы элементовИ 39, вторые входы элементов И 39соединены с выходом второго инвертора 37, вход которого соединен свыходом узла 1 контроля четности.Выходы группы элементов И 39 соединены с вторыми входами второи группы сумматоров 35 по модулю два, Информационные входы и вход контрольного разряда 43 узла 41 контроля четности являются входами 32 коммутатора 31.Выходы второй группы 35 сумматоров по модулю два и вход контрольного разряда 43 элемента 41 контроля четности являются выходами 33 коммутатора 31. Второй вход элемента И 4245 является управляющим входом 10 коммутатора 31Согласующий блок 4 (фиг. 5) содержит идентичные резисторные блоки 44 подключенные к шине 6 адреса и к шине 7 данных, а также группу резисторных делителей 45-46, подключенных средними точками к линиям, шины 8 управления, Все резисторные делители 45- 46 включены параллельно между шиной "земпи 47 и шиной питания (+Е) 48,35 Резисторный блок 44 содержит два идентичных байтовых резисторных блока49, Блок 49 содержит восемь резисто 48 8 ров 50, включенные между сигнальными линиями соответствующей шины (6 или 7) и шиной 51 на которую-подано напряжение близкое к половине напряжения источника питания (+Е/2), Линия передачи 52 контрольного разряда подключена к средней точке резисторного делителя 53-54, включенного между шиной питания (+Е) 48 и шиной "земли" 47. Блоки 4 обеспечивают согласование волнового сопротивления линий связи магистрали 5 с активным сопротивлением нагрузки для предотвращения "отражений" электрических сигналов от физических концов магистрали. Пинии подключенные к резисторам 50, оЬслуживаются кабельными усилителями с тремя устойчивыми состояниями ("0", "1", "Выключено"), Остальные линии магистрали 5 оЬслуживаются каЬельными усилителями с "открытым коллектором" В пассивном состоянии на этих линиях за счет резисторных делителей 45-46 и 53-54 поддерживаются высокие положительные потенциалы (равные, например, +3,5 В при Е=+5,0 "В).Устройство раЬотает следующим образом.С точки зрения обеспечения надежности ЗВИ магистраль является одним из наиЬолее "уязвимых" мест. Действительно, если одно из подкл 1 оченных к ней устройств в результате неисправности кабельного приемника, каЬельного усилителя (схемы управления усилителем) или замыкания постоянно выдает в одну из линий магистрали постоянный "0" или постоянную "1", то обмен по магистрали становится невозможным из-за искажения адресной, числовой, командной или управляющей информации,При работе ЭВИ в "реальном времени" эти искажения могут привести к выдаче на управляемый оЬьект неправильных управляющих воздействий, в результате чего возможна возникновение аварийных ситуаций.Решаемая устройством задача заключается в следующем.При появлении отказов в шине 6 адреса или (и) в шине 7 данных (в каждом из четырех байтов должно быть не Ьолее одного отказа) устройство обеспечивает быстрое их оЬнаружение аппаратными средствами. При оЬнаружении отказов блоки коррекции, связанные с отказавшими линиями, опре9 96 чбделяют мест оположение этих ли ний ив дальнейшем с учетом проверки текущих байтов на нечетность, в необходиьех случаях инвертируют сигналы, полу.ченные с отказавших линий,Работа блока 2 обнаружения ошибокоснована на использовании пауз в работе магистрали для ее проверки, В течение паузы в шины 6 и 7 магистрали5 посылаются тестовые сигналы (шина8 не проверяется). По результатамсчитывания посланных в шины тестовых сигналов делается вывод об ихработоспособности,На фиг. 6 локаэан типовой "отрезок" реальной временной диаграммыосновных магистральных сигналов. Иэдиаграммы видно, что сигнал на линиизанятости магистрали ЗАН, входящейв управляющую шину 8, периодическипринимает единичное значение, что соответствует "свободному" состояниюмагистрали. При ЗАН шина 6 адресаи шина Д 7 данных не ислольэуютсядля передачи информации и в принципе можно использовать эти моментывремени для их проверки путем посылки и приема тестовых сигналов, Однако, период времени Т не достато"чен для процедуры проверки, поскольку "очередное" активное устройствов этом случае "мгновенно" захваты.вает магистраль после ее освобождения от предыдущего обмена. Если очередное активное устройство не готово "мгновенно" занять магистраль после ее освобождения, например, иэ-за выполнения внутренней последовательности микрокоманд, то не занятое состояние магистрали (ЗАН) сохраняется в течение периода времени Т , достаточного для. +выполнения тестовой процедуры. Как показано ниже, существует простое логическое условие прогнозирования предстоящего свободного состояния магистрали с продолжитель-. ностью, большей или равной некоторой величине Т 0. Если время обнаружения ошибки и адаптации к ней непревышает времени Т , то запуск устройства для контроля магистрали ЭВИ производится при обнаружении упомянутого логического условия.На фиг. 7 показана временная диаграмма захвата магистрали для слу" чая "мгновенного" перехода магистрали от "старого" активного устрой/ ч 8 10ства к "новому" (промежуток времениа на фиг. 6)В исходном состоянии магистральзанята "старым" активным устройством,"Новое" активное устройство, желающее" захватить магистраль, формирует логический "0" на, одной из линий запросов ЗПР; (11и), входящих в состав управляющей шины 8, Получив по соответствующей управляющей линии сигнал разрешения РЗР; ввиде логической единицы, "новое" активное устройство снимает сигнал ЗПР;и формирует логический "0" на управ.ляющей линии подтверждения запросаПТЗ, после чего снимается сигналРЗР; . Это состояние управляющих линий поддерживается до момента освобождения магистрали " старым" активным устройством. При наличии условийЗАН и ПТЗ=О "новое" активное устройство формирует сигнал занятости(ЗАН), с ни мает си гнал П ТЗ, (11 ТЗ)и приступает к обмену информациейпо магистрали 5. После окончанияобмена "новое" активное устройствоосвобождает магистраль.функция Е представляет собой упо-.мянутое выше условие прогнозированияпредстоящего "свободного" промежуткавремени, большего или равного Т 0 иопределяется следующим образом:Е=ЗАН Л ПТЗЛ ЗПР ,где и - число1= г 1линий запросов шины 8.Другими словами, функция Е принимает единичное значение при одновременном отсутствии сигналов занятости, подтверждения запроса и всехзапросных сигналов для случая, показанного на фиг, 7, Е=О,Нафиг. 8 показана временная диаграмма захвата магистрали, соответ-,ствующая промежутку времени б, отме-:ченному на фиг. 6. Ее отличие от диаграммы, проверенной на фиг. 7, состоит в том, что к моменту формирования сигнала ПТЗ (ПТЗ=О) магистральуже освобождается от предыдущегообмена. Функция е принимает единичное значение в некотором интервалевремениНа фиг. 9 показана временная диаграмма захвата магистрали, соответ-ствующая промежутку времени в, отмеченному на фиг. 6, Эта диаграммаполучена из предыдущей (фиг. 8) перемещением отрицательного фронта сигнала на линии ЗПР в направлении,11 9646указанном пунктирной стрелкой, до момента, при котором ширина импульсаЕ становится минимально возможнойдля срабатывания логических элементов. Из диаграммы следует что гарантированный интервал времени Т оп-,ределяется суммой следующих временных интервалов: задержки, выдачи сиг-нала разрешения в ответ на сигналзапроса; задержки формирования сигнада подтверждения запроса; задерж"ки формирования сигнала занятости,Указанные задержки известны дляконкретной ЭВИ, следовательно известно и время То, определяющее максимально допустимую задержку срабатывания устройства для контролямагистрали.Общий алгоритм системы, включающей в себя устройство для контроля Омагистрали, следующий.о . При Е=1 производится запускустройства,20. Устройство Формирует на шинахадреса и данных код 11 1 (при сле здующем запуске - код 000, при следующем - код 111 и т.д.).Код считывается устройством с указанных шин, и сравнивается с эталонными 11 1 (РОО),304 . В зависимости от результатасравнения триггер 18 ошибки или остается в сброшенном состоянии (принормальной работе) или Формирует импульс, оповещающий соответствующий3блок коррекции о наличии отказа,5 о, Блок коррекции при наличии от"каза регистрирует местоположениеотказавшей линии и в дальнейшем использует эту информацию для коррекции байта.6. Тестовая информация снимаетсяс шин адреса и данных по отрицательному Фронту сигнала подтверждениязапроса (ПТЗ), после чего устройство45переходит в состояние ожидания следующего запуска (и. 1 ).0Блок обнаружения ошибок работаетследующим образом,После включения ЭВИ при воздей 50ствии отрицателвного импульса начальной установки, поступающего поцепи 8- 15 на один из входов элемента И 21, сбрасывается триггер 22.Триггер 18 сбрасывается автоматически по цепи 25-26, триггер 23 нахоэ 5дится в произвольном состоянии, Нулевой сигнал с выхода триггера 22 запрещает раЬоту кабельных усилителей 48 1227, т.е. переводит их выходы в высокоомное состояние,Запуск устройства, как отмечалосьвыше, осуществляется при Е=1, т,е.при поступлении нужного сочетанияуправляющих сигналов на вход элемента И 20. Положительный Фронт сигнала с выхода элемента И 20 переключает триггер 23 в противоположное состояние (триггер 23 включен в счетном режиме) и одновременно устанавливает в единичное состояние триггер 22, так как на его информационный вход подана логическая единица(+). Единичный сигнал с выхода триггера 22 переводит кабельные усилители.27 в активное состояние (с низкимвыходным сопротивлением). Кабельные усилители 27 транслируют на линии14 тестовые сигналы, совпадающие ссигналом на выходе триггера 23,Сигналы с линий 14 .сравниваютсяблоком 17 сравнения с эталонным сигналом на входе 30 этого блока, Приправильной передаче сигналов на выходе элемента ИЛИ 29 Формируется ло"гический "0", при неправильной передаче - логическая "фью, После окончания переходных процессов нд выходеэлемента ИЛИ 29 на синхронизирующийвход триггера 18 поступает задержанный элементом 24 Фронт сигнала Г,в результате чего триггер 18 либо остается в сЬрошенном состоянии, либо(при ошибке) устанавливается в единичное состояние на время, определяемое задержкой элемента 25 В последнем случае .на выходе 16 блока 2, подключенном к магистральной линии контрольного разряда соответствующегобайта, формируется отрицательный импульс за счет сраЬатыаания инвертора 19 сфоткрытым коллектором . Сбростриггера 22 производится сигналомПТЗ=0, который поступает на второйвход элемента И 21.Блок коррекции (Фиг, 3) передаетинформацию с линий 13 в линии 11 безпреобразования, а с линий 11 в линии2 - через логические Ьлоки 31,Коммутатор работает следующим образом,(фиг, 4),В исходном состоянии регистр 38сброшен (цепь начального сброса регистра не показана), сигналы с входов 32 передаются на выходы 33 Ьезпреобразования, так как элементыИ 39 закрыты нулевыми сигналами срегистра, а вторая группа сумматоров13 96 ч 6 по модулю два при этом выполняет функции передачи информации с входов 32 на выходы без изменения фазы.Если ошиЬка в байте не связана с отказом магистрали, а вызвана, например, потерей бита в запоминающем устройстве, то байт не корректируется и передается из магистрали в соответствующий функциональный Ьлок 1 без изменения (контроЛь по четно О сти не позволяет восстановить потерянный Ьит, если не известна его позиция), Если блок 1;снабжен схемами. проверки четности, то обнаружение таких ошибок ведется этими блоками, 15 так и в отсутствие предлагаемого устройства в ЭВМ;При отсутствии или при наличии ошибок, не связанных с отказом магистрали, регистр 38 продолжает нахо диться в сЬрошенном состоянии, поскольку на выходе элемента И ч 2 постоянно присутствует сигнал логического нуля, Это условие обеспечивается благодаря тому,что к моменту 25 перехода сигнала занятости (ЗАН) на:, линии 10 из Ч)" в "1" линия 13 конт," рольного разряда байта уже перешла в пассивное состояние, при котором на ней за счет резисторного делителя 53-51 поддерживается потенциал логической единицы, следовательно к этому моменту.на выходе инвертора 36 уже сформирован сигнал логического нуля, Таким образом, на входах эле 35 мента И ч 2 не Ьывает совпадения сигналов логических единиц.При обнаружении ошибки Ьлоком 2 к моменту поступления отрицательного импульса с выхода 16 блока 2 на вход40 13 коммутатора 31 сигнал ЗАН=1, поэтому импульс с входа 13 проходит по цепи 36-12 и вызывает прием кода с выходов первой группы 3 ч сумматоров по модулю два в регистр 38. Этот код при одиноцной ошибке со 45 держит только одну единицу, так какнесовпадения входного кода с эта" лонным:(полученным с помощью мажоритарного элемента 10) наблюдается на входах только одного сумматора груп" пы сумматоров 3 ч. Позиция единицы в коде соответствует позиции отказавшей линии. Таким образом, в течение паузы в работе магистрали все блоки коррекции, связанные с отказавшей интерфейсной линией, "узнают" о том, цто эта линия неисправна, т.е, адаптируется к ошибке. В дальнейшем при раЬоте ЭВМ периодически возникают две ситуации, при которых бит, предназначенный для передачи по отказавшей линии, совпадает или не совпадает с постоянным значением сигнала на этой линии (предполагается, что других ошибок в байте нет), В первом случае не требуется коррекция, а во втором необходимо проинвертировать значение бита на отказавшей линии. Если коррекция нетреЬуется, то на выходе инвертора 37 присутствует логический "0", так как условие нецетности общего числа единиц в байте проверяемое элементом Ь 1, удовлетворено, Если обнаружено нарушение условия нечетности, то на выходе инвертора 3 формируется логическая единица, которая соваадает с логической единицей водном из разрядов регистра 38, в результате чего сраьатывает один из элементов И 39 и соответствующий элемент 35 переходит в режим инвертирования, восстанавливая правильную информацию на выходах 33.Применение предлагаемого устройства в ЭВМ позволяет обеспечить коррекцию ошиЬок (не более одной ошибки в каждом байте), обусловленных отказами интерфейсных линий передачи адреса и данных, цто повышает надежность ЭВМ в 1,5-3 раза.формула изобретения1. Устройство для контроля магистралей электронных вычислительныхмашин, содержащее блоки обнаруженияошибки, причем информационные входы и выходы каждого блока обнаружения ошибки соединены с соответствующей группой информационных шин соответствующей контролируемой магистрали, управляющий вход каждого блока обнаружения ошиЬки соединен с управляющей шиной контролируемой магистрали, выход блока обнаружения ошиЬ- ки соединен с шиной контрольного разряда соответствующей группы шин контролируемой магистрали, о т -л и ч а ю щ е е с я тем, что, с целью расширения функциональных возможностей устройства за счет обеспечения возможности корректировки однократных неисправностей магистрали, в устройство введена группа блоков коррекции, каждый из которых со9646 держит два коммутатора, причем первая группа входов и выходов первого и второго коммутаторов соединена с соответ(ствующей группой шин контролируемой магистрали, вторая группа входвв пер-вого и второго коммутаторов является группой входов устройства, вторые группы выходов каждого коммутатора являются группой выходов устройства, . управляющие входы первого и второго 1 в коммутаторов явпяются управляющим входом блока коррекции и соединены с управляющей шиной магистрали.2. Устройство по и. 1, о т л ич а ю щ е е с я тем, что коммутатор 1 З содержит первый и второй инверторы, регистр, первую и вторую группу сумматоров по модулю два, группу элементов И, мажоритарный элемент, узел контроля по четности и элемент И, 20 причем группа инФормационных входов коммутатора соединена с первыми входаьи соответствующих сумматоров по модулю два первой и второй групп и с инФормационными .входами узла кон троля по четности, вход контрольного разряда группы информационных входов коммутатора соединен с дополнительным входом узла контроля по четности и через первый инвертор " с первым вхо- за дом элемента И,выход которого являет 48 16ся управляющим входом регистра, выходы сумматоров по модулю два первойгруппы соединены с информационнымивходами регистра, информационные выходы которого соединены с первымивходами соответствующего элемента Игруппы, выход каждого элемента И груп.пы соединен с вторыми входами соответствующего сумматора по модулю двавторой группы, выходы которых и входпервого инвертора образуют группу информационных выхбдов коммутатора,выход узла контроля по четности соединен через второй инвертор с вторымивходами элементов И группы, первый,второй и третий входы мажоритарногоэлемента соединены с тремя информационными входами группы входов коммутатора, выход коммутатора соединен свторыми входами сумматоров по модулюдва первой группы, управляющий входкоммутатора соединен с вторым входом элемента И.Источни ки информации,принятые во внимание при экспертизе, 1, Патент США Ю 3810120,кл. 370-172,5, 1976.2. Авторское свидетельство СССРпо заявке 8 3221971/18-24,кл. С 06 Г 11/16, 1981 (прототип).