Оперативное запоминающее устройство

(51)5 б 11 С 11 4 ОПИСАНИЕ ИЗОБРЕТЕН А 8 ТОРСНОМУ СВИДЕТЕЛЬСТВУ ГОСУДАРСТВЕННЫЙ КОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМПРИ ГКНТ СССР(71) Ленинградский электротехнический институт им. В. И. Ульянова (Ленина) (72) Б. С. Цирлин, А. Ю. Кондратьев, Н. А. Голдин и В. А. Романовский(54) ОПЕРАТИВНОЕ ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО(57) Изобретение относится к вычислительной технике и может быть использовано для построения оперативных запоминающих устройств. Цель изобретения - повышение быстродействия оперативного запоминающего устройства. Поставленная цель достигается тем, что устройство содержит третий и четвертый инверторы 18, 19, элемент ИЛИ - НЕ 15, а в каждом элементе выборки транзисторы 4, 5. Инверторы 18, 19 сохраняют потенциалы разрядных шин 20, 21, когда закрыты элементы записи и выборки. Это позволяет выполнить цепи, предназначенные для перезаряда разрядных шин 20, 21, с низким сопротивлением, В результате скорость иХ перезаряда увеличивается. 1 ил.Изобретение относится к вычислит.и-.- ной технике и может быть использовано для построения оперативных запоминающ;х устройств,Цсль изобретения - повышение быстродействия оперативного запоминающего устройства.На чертеже представлена схема оперативного запоминающего устройства.Устройство содержит элементы 1 памяти, элементы выборки на транзисторах 2 5 п-типа, элементы записи на транзисторах 6 и 7, нагрузочные элементы на транзисторах 8 - 10 и 113, элемент И - ИЛИ 14, элемент ИЛИ - НЕ 15, инверторы 16 - 19, первую 20 и вторую 21 разрядные шины, входы 22 выборки, информационные прямой 23 и инверсный 24 входы и прямой 25 и пверснцй 26 выходы, тактовый вход 27 и выход 28 признака завершения переходных процессов. Сопротивление открытых транзисторов и и р-типа инверторов 18 и 9 в К 1 раз больше сопротивления открытых транзисторов нагрузочных элементов и элементов записи вместе с элементом ИЛИ 11 Е 15 или элементов выб(юки вместе с элементомпамяти соозвстственно, где К отно 1 пение величины напряжения питания устройства к пороговому напряжению инверторов 16 и 7 и .лхментов 1 памяти.Усз ройство работает ел дх кэп,им обраБ режиме хранения на всс входы 22, нп вход 27 устройства и на информационные входы 23 и 24 подаегся низкий потенциал. При этом закрываются транзисто рц 2 и 3 элементов выборки и транзисторы 6 и 7 элементов записи, а транзисто. ры 8 и 1 нагрузочных элементов открц ваются. в результате чего па разрядных шипах 20 и 2 устанавливаются высокие потенциалы, а на выходах инверторов 6 и 7, т. е. на выходах 25 и 26 устройства низкие потенциалы, что вызывает появление высокого потенциала на выходе элеменна 5 и такого же потенциала на выходе элеменга 14, т. е. на выходе 28 признака завершения переходных процессов устройства.Режимы считывания и записи информации инициируются подачей на вход 27 устройства высокого потенциала, который закрывает транзисторы 8 и 11 элементов нагрузки. Поскольку при этом высоким потенциалом с выхода элемента 15 закрыты и транзисторы 10 и 13 элементов нагрузки, разрядные шины 20 и 21 оказываются отключенными от нагрузки и высокие потенциалы на них поддерживаются только инверторами 18 и 19, которые имеют высокие сопротивления открытых транзисторов,В режиме считывания на соответствующий вход 22 подается высокий потенциал, открывающий транзисторы 2 и 3 элемента выборки, и низкий потенциал с одного из входов элемента 1 памяти поступает на разрядную шину 20 или 21 (перетягивает один из инверторов 18 и 19). В результате на выходе одного из инверторов 16 и 17, т. е.на информационном выходе 25 или 26, появляется высокий потенциал, а на выходе элемента 15 - низкий потенциал, который вызывает появление такого же потенциала на выходе 28 устройства, что свидетельствует 1 го завершении считывания информации. Этот же потенциал закрывает транзисторы 4 и 5 элемента выборки, отсекая элемент 1 памяти от разрядных шин 20 и 21, а потенциалы, установившиеся на этих шинах, 15 сохраняются за счет наличия инверторов 18и 19. Кроме того, низкий потенциал с выхода элемента 15 открывает транзисторы 10 и 13 элементов нагрузки и высокий потенциал с выхода 25 или 26 устройства через открытые транзисторы 12 и 13 или 9 и 10 поступает на шину 21 или 20, поддерживаяя в ысок ий потенциал последней.В режиме записи, кроме подачи высокого потенциала на соответствующую адресную шину 22, такой же потенциал подается на один из информационных входов 23 или 24, что открывает транзистор 6 или 7 соответствующего элемента записи. Далее процесс записи происходит так же, как и процесс считывания, т. е. информация считывается из элемента 1 памяти и посту- :0 пает на выход 25 или 26 устройства, врезультате чего на выходе элемента 15 появляется низкий потенциал.Если при этом информация, поданная иавходы 23 и 24, совпадает с ранее записанной в элемент 1 памяти, то появлс;:. ние низкого потенциала на выходе элемента 15 приводит к появлению такого же потенциала на выходе элемента 14, который, апирая транзисторы 4 и 5 элемента выборки, отсекает элемент 1 памяти от разрядных шин 20 и 2 и свидетельствует о завершении процесса записи, После этого, как и в режиме считывания, потенциалы на шинах 20 и 21 сохраняются за счет наличия инверторов 18 и 9 и связи между выходами 25 и 26 устройства и его 45 разрядными шинами 21 и 20 через транзисторы 12, 13 и 9, 10 элементов нагрузки соответственно.Если информация, поданная на входы 23и 24, противоположна ранее записанной в элемент 1 памяти, т. е, той, что поступила на БО выходы 25 и 26, то появление низкого потенциала на выходе элемента 15 не приводит к появлению такого же потенциала на выходе элемента 4. В этом случае низкий потенциал с выхода элемента 15 через открытый транзистор 6 или 7 одного из эле,:ентов записи поступает на разрядную шину 20 или 21 соответственно, в результате чего на обеих разрядных шинах 20 и 21 присутствуют низкие потенциаль;. Это привозит к появле, (а (.Редакто 1 Л. Огаоза кЗаказ о 541Код Кго . С,абоСкакодееаоеВ 1(; а етв ко)о кое: ., он,1 е, еа ч е;к ";К 1 Г (.к з .кз.;о;к;,чб;оа -11,., .,к:нию высоких потенциалеВ на 1 б;и.; выходах 25 и 26, и с од 1 ц 1 из ц 1 х Высокий потенциал через открытье транзисторы 2, 13 или 9, 10 одного и элементов нагрузки поступает на шину 2 или 20. 11 осле тоге, как присходит перек,ючецие элемента 1 памяти в новое состояние цод действием низкого потенциала, поступивпего через элемент выборки с одной из разрядных шин 20 или 21, на другой разрядной цшце 21 или 20 соответственно появл 1 с гся ц ысский потенциал, что вызывает цоявлецис низкого потенциала на выходе ицвертора 7 или 16, после чего, наконец, переключается элемент 14 и на выходе 28 устройства появля,ется низкий потенциал, который, как и в предыдущем случае, запирает транзисторы 4 и 5 элемента выборки, отсекая элементпамяти от разрядных шин 20 и 21, и свидетельствует о завершении записи. Кяк и в предыдущем случае, потенциалы на разрядных шинах 20 и 21 сохраняются:осле этого за счет наличия ицв,рторов 18 и 9 и связей между выхсими 25 и 26 устройства и его разряд-ыми шинами 21 ц 20 через транзисторы 12,5 и О элементов цзгп"зки. 1. Н 1 з г в режим хранения осу 1 цествляет. гц Н,1,;", низких цтенцизлов ца входы 23, 4 и 2; .:трйсц и цз его входы 22. В 1;,у,;1,1 с закр 11 В 1 к 1 ся транзисторы 6 и 7 элса , о цц 1 С 1, рз гзистры 2 и 3 элемент ц ь,;ркц, з трзцисторы 8 и 1 элемсна онзгрузкцываются и на разрядных шинах 2) и 2 : з".51 ктся высокие по- тЕННИЯЛЫ, ц, В 11 Хд. ; соров 16 И 17 - низкие потенциалыцривдит к появлению высокого цотсцц,:1 цз Выходе элемента 5, а затем тзкогже 1 отенциала на выходе 28 устройсгва, что свидетельствует о завершении перехода устройства в режим хранения. При этом открываются транзисторы 4 и 5 элементов выборки и закрываются транзисторы 10 и 13 элементов нагрузки, т. е. устройство оказывается подготовленным к следующем циклу считывания или записи информации. Оперативное запоминающее устройство, содержащее элементы памяти, элементы выборки, выполненные ца первом и втором транзисторах п-типа, затворы которь 1 х являются ссютветствующими входами вь;борки устройства, истоки ссютветственцо соед,:ець с первыми и вторыми входами соотвсхтцую с",с:1. ц памяти, первый и второйэ 1 с м не,1 зс 111 сц, Выц 1 це1 ные нз т 1 ззцзистозгцц 11, стоки которых подключены к перь 11 рой 11;1 р 51 дным шинам уст)сйстВЗ . С Г В С Ц Ц, З 3 3 Т В О Р Ы и В.1 Я Ю Т Г Я Ц51 1 Ь Ми цсрсным информационными входами устройс ГВЗ СООтВЕтСтВЕННО, ПЕрВЫй И ВтОрОй цагрузцшые элементы р-типа, каждый из которс 1 х Выполнен на трех транзисторах р-гцпа, стоки первого и второго которых подключены к соответствующим разрядным шинам устройства, затворы первых транзисто.ров первого и второго цагрузочного элемен тов объединены и являются тактовым Входом устройства, затворы вторых транзисторов первого и второго нагрузочных элементов соединены с затворами тр"нзисторов первого и второго элементов записи соответственно, истоки третьих транзисторов нагрузочных элементов соединены со стоками вторых транзисторов соответствующих нагрузочных элементов, элемент ИИЛ И, выход которого является Выходом признака завер;пения переходных процессов устройсгва, з пергые входы первой и второй груни сче 11 це 11 затвсрами транзисторов ПС.;ВИГО И ,ТОГО Э;1 ЕМЕЦТОВ ЗЗПИСИ СООТВЕТСТВенцо, двс 1 ицвс;тора, входы которых подключены к первй и второй разрядным шинам устройств;. сктветственно, а выходы являются прямым 1 инверсным информационными Выходами хстройства соответственно, 30 отличао:цеег, гем, что, с целью повышениябыстродейств и я устройства, оцо содержит третий и четвс ртый ицверторы, элемент ИЛИ - 11 Е, з В каждом элементе выборки третий и четвертый транзисторы а-типа, истоки которых соктветственно соединены со сто кзми первоо и второго транзисторов этого же эдемегга выборки, затворы соединены с Выхсззм элемента И- - ИЛИ. а стоки ПОдКЛ;ОвсцЫ К СООтВЕтСТВуЮщИМ раЗрядНЫМ ц 1 И ца 51 , 1 1 цце ТВЗ, К КоторЫМ ПОДКЛЮЧЕНЫ ВЫ - ходь, О и четвертого инверторов сооз.:.; . Входы которых соединены,СВОГО И ВТОРОГО ИНВЕРтОРОВС 1 ВСТ, .;, , ИСТОКЗУИ ТРЕТЬИХ ТРЯНЗИСТО- ров Вт, . первого нагрузочных элементов ссх, - :., Нснно, первым и Вторым вхо- да м ц -, з ИЛ И - -НЕ соответственно,с 1:1:хдами второй и первой групп сок О элемента И - ИЛИ, вход тр:, .;:, 1 ы которого соединен с выходом э, - , ,1 И - НЕ, истоками транзисторов, записи, затворами третьих трзн цагрузочных элементов, истоки перцы;:зцзцсторов которых подкл 1 очены к шцГЗЦЦЯ УСТРОИСТВЗ.