Усилитель выборки и запоминания

)5 б 1 ЩЦмеаж ИСАНИЕ ИЗОБРЕТЕНИЯ виден о ССС1973.СССР1982. И ЗАП к аналогостройствам в в ыч ислиГОСУДАРСТВЕННЫЙ КОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОТНРЫТИЯПРИ ГКНТ СССР К А ВТОРСКОМУ СВИДЕТЕЛЬСТВ(57) Изобретение относитцифровым и цифроаналогови может быть испол ьзова 2тельной и измерительной технике. Цель изобретения - повышение быстродействия и расширение области применения усилителя выборки и запоминания за счет увеличения класса решаемых задач. Усилитель выборки и запоминания содержит предварительный и выходной каскады усиления, ключи, элементы памяти, ком параторы, триггеры, генератор импульсов, элементы И и ИЛИ, источники пороговых напряжений и сдвиговый регистр. Цель изобретения достигается за счет изменения постоянной времени цепи заряда накопительного конденсатора в зависимост.и от скорости изменения входного сигнала. 1 з. п. ф-лы, 1 ил.Изобретение относится к аналого-цифровым и цифроаналоговым устройствам и может быть использовано в вычислительной и измерительной технике.Цель изобретения - повышение быстродействия и расширение области применения усилителя за счет увеличения класса решаемых задач путем изменения постоянной времени цепи заряда накопительного элемента в зависимости от скорости изменения входного сигнала.На чертеже показана структурная схемаусилителя выборки и запоминания,Усилитель содержит предварительный кас.кад 1 усиления, три элемента 2 - 4 памяти с соответствующими информационными входами5 - 7, информационными выходами 8 - 10,первыми управляющими входами 11 - 13,вторыми управляющими входами 14 - 16,третьими управляющими входами 17 - 19, выходной каскад 20 усиления, ключ 21, генератор 22 импульсов, двухпортовый компаратор 23, триггер 24, компаратор 25, сдви-говый регистр 26, первый и второй источники 27 и 28 порогового напряжения,дополнительный триггер 29, три элементаИЛИ - 30 - 32, информационный вход 33 усилителя, информационный выход 34 усилителя, а также первый, второй и третий управляющие входы 35 - 37 усилителя.Элементы 2 - 4 памяти состоят соответственно из ключей 38 - 40 выборки, ключей41 - 43, запоминания, элементов И 44 - 46выборки элементов И 4 - 49 запоминанияи накопительных элементов на конденсаторах 50 - 52 С 1 - СЗ.Емкость накопительного конденсатораСЗ меньше емкости конденсатора С 2, а емкость накопительного конденсатора С 2 меньше емкости конденсатора С 1, т. е. постоянная времени цепи заряда накопительного конденсатора СЗ минимальна, аконденсатора С 1 максимальна,Принцип работы усилителя заключается вследующем.Усилитель работает в три такта. Исходное состояние в первом такте следующее: сдвиговый регистр 26 обнулен, выходы всех разрядов, кроме первого, находятся в нулевом состоянии, триггер 29 находится в нулевом состоянии, двухпороговый компаратор 23 заторможен, триггер 24 находится в режиме запоминание, т. е, все ключи выборки и ключ 21 разомкнуты. В первом такте измеряется скорость изменения входного сигнала. На первом неинвертирующем и втором инвертирующем входах двухпорогового компаратора 23 с помощью источников 27 и 28 пороговых напряжений сформирована зона, в которой измеряется скорость изменения входного сигнала от минимального до максимального значения. В случае, если входной сигнал в начальный момент времени находится вне зоны измерения скорости изменения и меньше ее нижней границы, задаваемой источником 28, то компаратор 25 находится в единичном состоянии и, соответственно, триггер 29 переходит в единичное состояние. При этом, как только входной сигнал пересечет нижнюю границу зоны, на выходе двухпорогового компаратора 23 формируется единичный сигнал и "О ключ 21 замыкается. Импульсы от генератора 22 импульсов начинают поступать на синхронизирующий вход сдвигового регистра 26, передвигая единицу из первого разряда вправо до тех пор, пока входной сиг нал не достигнет верхней границы зоны и навыходе двухпорогового компаратора 23 не сформируется нулевой сигнал вместо единичного. Ключ 21 размыкается, и поступление импульсов от генератора 22 импульсов на синхронизирующий вход сдвигового ре гистра 26 прекращается. Номер разряда сдвигового регистра, в котором находится единица, соответствует скорости изменения входного сигнала. В случае, если входной сигнал в начальный момент времени находится в зоне измерения скорости или выше верхней границы этой зоны, то компаратор 25 находится в нулевом состоянии до тех пор, пока входной сигнал не пересечет нижнюю границу зоны измерения скорости изменения и не станет меньше нижней границы этой зо зоны. После этого компаратор 25 переходитв единичное состояние и измерение скорости изменения входного сигнала осуществляется в соответствии с предыдущим случаем. Таким образом, если скорость изменения входного сигнала для усилителя близ ка к максимальной, то единица находитсяв одном из старших разрядов (от первого до 1-го) сдвигового регистра 26, если скорость близка к минимальной, то единица находится в одном из младших разрядов (от (1+1) -го до п-го), и если скорость изменения входного сигнала близка к своему среднему значению, то единица находится в одном из средних разрядов (от (+1) -го до Ф-го) . Это значит, что при максимальной скорости изменения входного сигна ла на выходе элемента ИЛИ ЗО присутствует 1, а на выходах элементов ИЛИ 31 и 320, при средней скорости на выходе элемента ИЛИ 31 устанавливается 1, а на выходах элементов ИЛИ 30 и 32 - О, при минимальной скорости изменения 50 входного сигнала на выходе элементаИЛИ 32 появляется 1, а на выходах элементов ИЛИ 30 и 31 - 0. После окончания первого такта начинается второй такт. Во втором такте на вход 55 триггера 24 по первому управляющемувходу 35 подается сигнал Выборка. В этом случае триггер 24 переходит в единичное состояние, при этом на одном из выходовэлементов И 44 - 46 устанавливается единичный сигнал. Если скорость входного сигнала максимальна, то на другом входе элемента И 46 тоже устанавливается единичный сигнал (см. работу в первом такте), ключ 40 замыкается и конденсатор 52 СЗ заряжается до величины входного сигнала. При минимальной скорости входного сигнала на другом входе элемента И 44 устанавливается единичный сигнал, ключ 38 замыкается и конденсатор 50 С 1 заряжается до величины входного сигнала. При средней скорости входного сигнала происходит заряд конденсатора 51 С 2 до величины входного сигнала. Таким образом, постоянная времени цепи заряда накопительного конденсатора выбирается в зависимости от скорости изменения входного сигнала.В третьем такте на вход триггера 24 по второму управляющему входу 36 поступает сигнал Запоминание. В этом случае триггер 24 переходит в нулевое состояние, при этом на одном из входов элементов И - 47 - 49 устанавливается единичный сигнал, В зависимости от скорости входного сигнала на другом входе одного из элементов И 47 - 49 тоже устангвливается единичный сигнал и соответствующий из ключей 41 - 43 запоминания переводится из разомкнутого в замкнутое состояние, в то время как подключенный своим выходом к входу этого ключа запоминания ключ выборки из . замкнутого состояния переходит в разомкнутое, Таким образом, на информационном выходе усилителя формируется сигнал, равный входному, который сохранится в течение всего времени запоминания. После окончания третьего такта усилитель устанавливается в исходное состояние с помощью сигнала установки, поступающего на третий управляющий вход усилителя.Формула изобретения 1. Усилитель выборки и запоминания, содержащий предварительный каскад усиления, элемент памяти, выходной каскад усиления, ключ, вход предварительного кас, када усиления является информационным входом усилителя, а выход соединен с информационным входом элемента памяти, информационный выход которого соединен с входом выходного каскада усиления, выход которого является информационным выходом усилителя, триггер, первый вход которого является первым управляющим входом усилителя, генератор импульсов, выход которого соединен с сигнальным входом ключа, отличающийся тем, что, с целью повышения быстродействия и расширения области применения усилителя за счет увеличения класса решаемых задач, в него введены два дополнительных элемента памяти, три элемен 10 15 ду усилителя, неинвертирующий вход комрующим входом двухпорогового компаратора, первый неинвертирующий вход которого соединен с другим источником порого, вого напряжения, выход двухпорогового компаратора соединен с управляющим вхо 25 30 35 40 45 50 55 та ИЛИ, двухпороговыи компгргтор с дву мя источниками пороговых напряжений, ком паратор, дополнительный триггер, сдвиговый регистр, синхровход которого соедин и с сигнальным выходом ключа, г устгновоч ный вход - с третьим управляю цим входом усилителя и вторым входом дополнительного триггера, выход которого подключен к стробирующему входу двухпорогового компаратора, первын вход дополнисльного триггера подключен к выходу компаратора, иивертирующий вход которого подключен к первому инвертирующему и второму неинвертирующему входам двухпорогового компаратора и информационному вхопаргтора соединен с одним из источников порогового напряжения и вторым инвертидом ключа, второй вход триггера является вторым управляющим входом усилителя, а единичный выход соединен с первыми управляющими входами элементов памяти, нулевой выход триггера соединен с вторыми управляющими входами элементов памяти, третьи управляющие выходы элементов памяти соединены соответственно с выходами первого, второго и третьего элементов ИЛИ, входы которых соединены с соответствующими выходами сдвигового регистра, информационные входы и выходы второго и третьего элементов памяти соединены соответственно с информационными входом и выходом первого элемента памяти. 2 Усилитель по п 1 отличающийся тем, что элемент памяти содержит ключ Выбовки, ключ запоминания, накопительный элемент нг конденсаторе, элемент И выборки, элемент И запоминания, сигнальный вход ключг выборки является информационным входом элемента пгмяти, сигнгльнь,й выход ключа выборки соединен с первым выводом конденсатора и с сигнальным входом ключа запоминания, сигнальный выход которого является информационным выходом элемента памяти, второй вывод конденсатора соединен с общей шиной, управляющий вход ключа выборки подсоединен к первому элементу И выборки,первый вход которого является первым управляющим входом элемента памяти, а второй соединен с вторым входом элемента И запоминания и является третьим управляющимн входом элемента памяти, первыи вход элемента И запоминания является вторым управляющим входом элемента памяти, выход элемента И запоминания подключенупргвляюпему входу клк;чг запоминания.