Устройство для контроля интегральных микросхем оперативной памяти

(51 АНИЕ ИЗОБРЕТЕНИ тельство СССР /00, 1980.ельство СССР С 29/00, 1984. 3 ф г. ГОСУДАРСТВЕННЫЙ НОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОТНРЫТИЯПРИ ГКНТ СССР К А ВТОРСНОМУ СВИДЕТЕЛЬСТВ(57) Изобретение относится к вычислительной технике и может быть использовано для создания аппаратуры экспресс-проверки модулей оперативной памяти. Цель изобретения - упрощение устройства. Устройство содержит генератор 1 импульсов, формирователь 2 сигналов выборки, счетчик 3 адреса, первый 4 и второй 6 элементы И, триггер 7 записи-чтения, триггер 8 цикла, триггер 9 выбора режима, триггер 10 останова,управляемый инвертор 11, блок 12 контроля, счетчик на 2" +1 состояние. Устройство реализует тест Бегущие 0 и 1. 3 ил.Изобретение относится к вычислительной технике и может быть использованодля создачия аппаратуры экспресс-проверки модулей оперативной памяти.Цель изобретения - упрощение устройст 5ва,На фиг. 1 представлена функциональнаясхема устройства; на фиг. 2 и 3 - схемыпоясняющие принцип работы устройства,Устройство содержит генератор 1 импульсов, формирователь 2 сигналов выбор- Оки, счетчик 3 адреса, первый элемент И 4,проверяемую микросхему 5, второй элементИ 6, триггер 7 записи-чтения, триггер 8 цикла,триггер 9 выбора режима, триггер 10 останова, управляемый инвертор 11, блок 12контроля и счетчик 13 данных.Блок 12 контроля образуют управляемыйикнертор 14, счетчик 15 результата, третийэлемент И 16, однонибратор 17, блок 18индикации и триггер 19 индикации.Счетчик 13 данных включает четвертыи 20 и пятый 2 элементы И, счетчик 22информации и триггер 23 информации,Принцип действия счетчика данных 13следующий, В начальный момент триггер 23информации находится н нулевом сОстОянии и элемент И 20 пропускает импульсыс выхода генератора 1 на счетчик 22. На2-м импульсе счетчик 22 обнуляется и импульс переполнения устанавливает триггер23 н единичное состояние. Следовательно,для следующего импульса с выхода генератора 1 :-лемент И 20 закрыт, а элементИ 21, через который проходит импульс сброса триггера 23, открыт. (2 +1) -й импульсприводит схему в начальное состояние.Устройство работает следующим обэазом.Устройство производит запись, считывание и проверку считываемой информации повсем адресам проверяемой микросхемы памяти. Запись и считывание информации с0-го по (2+1)-й адрес производятся поочередно и называются кадром записи-чтения,Если информацию типа бегущая единица расположить линейно, кадо за кадром,то легко заметить (фиг. 2), что интервалымежду единицами одинаковы и равны(2+1) адресам. Для построения устройства на основе указанной закономерности необходимы двоичный счетчик на 2" состояний (и разрядов) в качестве счетчика адареса и еще один счетчик на 2+1 состояние, являющийся источником информации.Л-разрядный счетчик 22, триггер 23 информации и элементы И 20 и 21 в совокуп пности образуют счетчик данных.Информация, снимаемая с выхода триггера 23, представляет собой бегущую единицу, которая записывается по адресу, задаваемому счетчиком 3 адреса.В нулевом кадре в испытуемую микросхему 5 памяти по всем адресам записывается О, поступающий с единичного выхода триггера 23 информации. Импульсыпереполнения счетчика 3 адреса и счетчика 22 устанавливают соответственно триггер записи-чтения и триггер 23 информации, вследствие чегоиспытуемая микросхема начинает работать в режиме Чтение;уровнем с инверсного выхода триггера 7 записи-чтения закрывается элемент И 4, поэтому на счетчик 22 во время работы в режиме чтения не поступают импульсы с выхода генератора 1 и он не меняет своего состояния.В режиме чтения происходит считывание информации по всем адресам. После чтения по последнему адресу импульс переполнения счетчика 3 адреса устанавливает триггер 7 записи-чтения в нулевое состояние и открывается элемент И 4. На этом заканчивается нулевой кадр,В первом кадре в режиме записи при нулевом адресе на счетчике 3 адреса триггер 23 еще находится в единичном состоянии, что обуславливает запись 1 по нулевому адресу.Очередной импульс с выхода генератора 1, пройдя через элементы И 4 и 21, устанавливает триггер 23 в нулевое состояние.В последующих кадрах устройство рабо. тает аналогично описанному, при этом 1 в каждом последующем кадре записывается со сдвигом адреса на единицу.Окончание контроля в режиме бегущая 1 характеризуется записью единицы в последнем кадре по последнему адресу, что фиксируется элементом И 6 с инверсией, на ныходе которого при этом появляется О. Зтот сигнал устанавливает в единичное состояние триггер 8. В момент окончания чтения по последнему адресу триггер 8 возвращается в нулевое состояние и устанавливает в единичное состояние триггер 9 выбора режима работы. С этого момента устройство начинает работать в режиме бегущей О.При воздействии уровня 1 на входах управления иннерторон 11 и 14 на информационный вход проверяемой микросхемы 5, а также на вход блока контроля поступает информация, обратная по отношению к той, которая поступила в режиме Бегущая 1.Контроль в режиме Бегущий О проходит так же, как и в режиме Бегущая 1. По окончании его триггер 9 возвращается в нулевое состояние, и по заднему фронту этого сигнала триггер 10 останона устанавливается в единичное состояние и останавливает генератор 1.В случае контроля исправной микросхемы на вход счетчика 15 поступает 2 + 1 импульсон (в режиме работы Бегущая 1 2 импульсов и 2 импульсов в режиме работы Бегущий О). ПО последнему импульсу устанавливается триггер 10 останона, сигнал с выхода которого запускает однонибратор 7.1589325 ч:1 аг, 3Инрать Составитель М. Лапуехред А. Кравчукирак 484 нКорреПодпи Редактор А Заказ 2544 ар тор О. Циплесноеи нрн ГКЕ 1 Т СС.С4)тета по изобретенннм и ог а, Ж - 35, Раушскаи но комбинат Патент, и. ,к НИ 11 ПИ Госуд,Производствен рыт) Д.рственного ком 13035, Москв о-издательский ул. Га) арин; ), 11 Временное расположение и длительностьимпульса с одновибратора 17 определяютвременной интервал, внутри которого должен находиться импульс переполнения счетчика 15 в случае контроля исправной микросхемы 5 памяти. В этом случае устанавливается триггер 19 индикации в положениеГоден. В противном случае триггер 19индикации остается в начальном состоянии,которое по сигналу с триггера 10 останова индицируется как Брак,10формула изобретения Устройство для контроля интегральных микросхем оперативной памяти, содержащее генератор импульсов, формирователь сигналов выборки, счетчик адреса, триггер записи-чтения, триггер останова, блок контроля, первый вход которого является информационным входом устройства, второй вход блока контроля соединен с выходом триггера останова и входом генератора импульсов, выход которого соединен с входОм формирователя сигналов выборки и входом счетчика адреса, выход переполнения которого соединен с входом триггера записи-чтения, первый выход которого является вторым 25 управляющим выходом устройства, выход 6формирователя сигналов выборки является первым управляющим выходом устройства, информационные выходы счетчика адреса являются адресными выходами устройства, отличающееся тем, что, с целью упрощения устройства, в него введены первый и второй элементы И, управляемый инвертор, счетчик данных, триггер цикла и триггер выбора режима, первый выход которого соединен с входом триггера останова, второй выход триггера выбора режима соединен с третьим входом блока контроля и с управляющим входом управляемого инвертора, выход которого является информационным выходом устройства, вход триггера выбора режима сое - динен с выходом триггера цикла, первый вход которого соединен с выходом второго элемента И, первый вход которого соединен с вторым выходом триггера записи- чтения и вторым входом первого элемента И, первый вход которого соединен с выходом генератора импульсов, выход первого элемента И соединен с входом счетчика данных, в ыход которого соединен с вторым входом второго элемента И, и входом первого управляемого инвертора, второй вход триггера цикла соединен с первым выходом триггера записи-чтения.