Устройство для сопряжения процессора и видеоконтроллера

СОЮЗ СОВЕТСНИХСОЦИАЛИСТИЧЕСНИХРЕСПУБЛИКА.1 52 511 4 3/16 ОПИСАНИЕ ИЗОБРЕТЕ ТЕЛЬСТ А ВТОРСКОМУ пользовано в микроЭВМ сдисплеем большой разрешаности. Целью изобретенияповышение быстродействияобъема оборудования. Устдержит блок 1 оперативномультиплексор 2 адреса,элемент ИЛИ 4, триггер 5рой элементы задержки 6,второй элементы И 8, 9. Уобеспечивает бесконтрольнпроцессора и видеоконтролобщую память. 1.ил. рез е Изобрет ельной тера, вхо- дключения а видеоконтрол осится к вычисл зации адр ды 15, 16 выходов ч выход 17входа под ие отнике икроЭВМй разр может быть испольс графическим дисешающей способносстроиства ния и зап процес вано плеем больти строиства верждения ключе бмена процессоявляется повышсокращение объ Устроиство работает следующим образом.Период следования сигнала синхронизации с входа 14 делится на два такта Т 1 и Т 2. Такт Т 1 отдается процессору для считывания (записи) информации из блокаоперативной памяти. Такт Т 2 отдается видеоконтроллеру для считывания отображаемой информации. Видеоконтроллер считывает данные из блока 1 оперативной Памяти с частотой отображения на экране индг атора. По запросу асинхронного до ступа процессора триггер 5 с наступлением такта Т 1 устанавливается в единичное состояние. По сигналу с входа 14 в такте Т 1 мультиплексор 2 СУДАРСТ 8 ЕННЫЙ КОМИТЕТ ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯИ ГКНТ СССР(56) Патент Японии Р 58-18652, кл. С 06 Р 3/153, опублик. 1983.Авторское свидетельство СССР Р 287167, кл. 6 06 Р 13/16, 1985, (54) УСТРОЙСТВО ДЛЯ СОПРЯЖЕНИЯПРОЦЕССОРА И ВИДЕОКОНТРОЛЛЕРА (57) Изобретение относится к вычислительной технике и может быть исЦелью изобретения ение быстродействия иема оборудования.На чертеже представлена блок-схемаустройства,Устройство содержит блок 1 опера-тивной памяти, мультиплексор 2 адреса, регистр 3, элемент 4 ИЛИ, триггер 5, первый, второй элементы задержки 6, 7, первый, второй элементыИ 8, 9, вход-выход 10 устройства дляподключения шины данных процессора,выход 11 устройства для подключенияинформационного входа видеоконтроллера, входы 12,. 13 устройства для подключения адресных выходов процессораи видеоконтроллера, вход 14 устройст"ва для подключения выхода синхрониграфическим ющей способявляется и сокращени ройство сопамяти,егистр 3,первый, вт 7, первый,стройство ую работуадреса передает сигнал адреса процес - сора с входа 12 на адресные входы блока 1 оперативной памяти. Длительность задержки сигнала элементом 6 задержки выбирается не менее времени пере 5 ключенкя мультиплексора 2 адреса и времени установки адреса на входе блока 1 оперативной памяти. Если запрос асинхронного доступа процессора предназначен для записи информации в блок 1 оперативной памяти (установлен сигнал высокого уровня на входе 1 б), то на выходе элемента 8 И формируется импульс записи, длительность которого определяется задержкой сигнала на элементе 7 задержки. Длительность задержки сигнала элементом 7 задержки определяется временем, необходимым для записи информации в регистр 3 из блока 1 оперативной памяти. Во время отсутствия импульса записи на выходе элемента 8 И будет высокий уро-вень сигнала, по котороиу из блока 1 оперативной памяти будет выполняться 25 считывание информации. И если выполняется такт Т 1 и есть запрос асинхрон,ного доступа процессора, предназначенный для считывания информации из блока 1 оперативной памяти установлен сигнал считывания высокого уровня на входе 1 б), то считываемая информация будет записываться в регистр 3 до появления сигнала на выходе эле-.мента 7 задержки. При этом на все ос тальное время удержания сигнала счи-тывания с входа 15 на шину данных процессара выдается информация с регистра 3. При появлении сигнала на выходе элемента 7 задержки на выходе элемента 9 И Формируется сигнал подтверждения процессору на все время удержания последнии запроса аскчхронного доступа. В такте Т 2 мультиплексор 2 адреса передает блоку 1 оперативной памяти сигналы с шины адреса видеоконтроллера для считывания последним отображаемой информации. Основным условием обеспечения работоспособности уст ройства является превышение периода следования сигнала синхронизации длительности двух циклов обращения к блоку 1 оперативной памяти. Формула кзобретенкяУстройство для сопряжения процессора и видеоконтроллера, содержащее блок оперативной памяти, мультиплексор адреса, первый элемент И, триггер и регистр, информационный вход которого соединен с информационным выходом блока оперативной памяти и с выходом устройства для подключения инФормационного входа видеоконтроллера, адресный вход блока оперативной памяти соединен с выходом мультиплексора адреса, первый, второй информационные входы которого являются входами устройства для подключения адресных выходов соответственно процессора и видеоконтроллера, о т л и ч а ю щ е е с я тем, что, с целью повьшения быстродействия и сокращения объема оборудования устройства, в него введены второй элемент И, первый, второй элементы задержки и элемент ИЛИ, первый вход которого является входом устройства для подключения выхода записи процессора к соединен с первым входом первого элемента И, второй " вход элемента ИЛИ соединен с входом синхронизации регистра и является входом устройства для подключения выхода чтения процессора выход элемента ИЛИ соединен с информационным входом триггера и с первым входом второго элемента И,вход синхронизации триггера и управляющий вход мультиплексора адреса являются входом устройства для подключения выхода синхронизации адреса видеоконтроллера, выход триггера через первый элемент задержки соединен с вторым входам первого элемента И и с входом второго элемента задержки, выход которого соединен с третьим входом пер" ваго элемента И, с вторым входом второго элемента И и с входом записи ре 1 гистра, выход первого элемента И соединен с входом записи-считыва- . ния блока оперативной памяти, выход второго элемента И является выходом устройства для подключения входа подтверждения обмена процес- сора, выход регистра и информационный вход блока оперативнок памяти являются входом-выходом устройства для подключения шины данных процессора.1522225 Составитель С. БурухинРедактор А, Долинич Техред А.Кравчук ъКорректор Т. Нале роизводственно-издательский комбинат "Патент",г. Ужгород, ул. Гагарина, 10 Заказ 6965/ч 7 Тираж 668ВНИИПИ Государственного комитета по113035, Иосква, ЖПодписноебретям и открытиям при ГКНТ ССаушская наб., д, 4/5