Устройство сопряжения процессора с внешними устройствами

И 2223элемент ИЛИ 24, выход 25 6 твета для подключения к входу процессора, неполные дешнфраторы 26 и 27 элемент ИЛИ 28, формирователь 29 импульса, триггер 30, элемент НЕ 31 и элемент ИЛИ 32.Устройство работает следующим образом.Перед началом работы (при включении энергопитания ЭВМ или нажатии кнопки "Сброс" ) устройство устанавливаегся в исходное состояние сигналом "Сброс" по входу 20 что приводит к обнулению; триггеров 12 и 7 и означает состояние триггера .12 "Запрещено" и отсутствие изменений состояний на входах устройства. При обращении центрального процессора ЭВМ к устройству и режиме Запись" на информационном 20 входе-выходе 13 устанавливается информация, предназначенная для передачи в устройство: на входе 18 адреса комбинация сигналов, соответствующая коду базового адреса устройства и раз.25 решающая работу шинного формирователя 2, управляющего триггерами 12 и 7, задающая направление передачи информации по информационному входу-выходу 13 от системного интерфейса ЭВМ 30 через шинный формирователь 2 в триггер 12. На выходе шифратора 17 адреса при наличии на входе 15 команды "Запись" вырабатывается сигнал, поступающий через, дешифратор 26 (фиг,2) 35 и блок 21 (фиг3) на выход 25 "Ответ" устройства, означающий, что на входе- выходе 13 подготовлена информация для передачи и записи в триггер 12. Записьв триггер.12 логической "1" переводит 40 его в состояние "Разрешено", а логического "О" в состояние "Запрещено". Таким образом, осуществляется программное управление триггером 12,45При обращении процессора к уст 11 1ройству ввода по команде Чтение навходе 16 на входе 18 адреса устанав.ливается комбинация сигналов, соот"ветствующая коду базового адреса на ",миниях АО и А 1 (фиг.2), комбинация .сигналов, соответствующая коду разре-,мения работы шинного формирователя 2жли блока элементов И, задающая на,дравление ларедачи зщформацееи по входу-выходу 13 в системный интерфейс1 11ЭВМ при наличии команды Чтение навходе 16, при этом на выходе шифратора 17 адреса вырабатывается сигнал,поступающий через блок 21 на выход 25 устройства, означающийчто на шине данных подготовлена информация для передачи в системный интерфейс, Шеенный формирователь 2 по команде "Чтение" передает информацию о .сигналах, 3 запроса, а блок элементовИ 9 - о состоянии триггеров 7 и 12Рассмотрим работу устройства при формировании сигнала запроса на прерывание.В исходном состоянии оба входа всех логических элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 4 имеют одинаковый логический уровень, так как в регистре 1 записано текущее состояние входных сигналов 3. При изменении состояния 1-го входа 3 на противоположное входы 1-го логичес" кого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 4 имеют .различные логические уровни и навыходе образуется сигнал несравнения,который через элемент ИЛИ 5 воздействует на вход формирователя 6 импульса, в результате чего на выходе формирователя 6 импульса вырабатываетсяимпульс, который переводит триггер 7в единичное состояние, и через элемент 8 задержки поступает на синхровход регистра 1, в результате чего в1-й разряд. регистра 1 заносится новоесостояние 1-го входа входного сигнала 3, что приводит 1-й логическийэлемент ИСКЛЮЧАЮЩЕЕ ИЛ 1 4 в исходноесостояние. Таким образом, при условиинахождения триггера 12 в состоянииРазрешено оба входа элемента И 10имеют уровень логической "1", что ведет к появлению сигнала запроса.на "прерывание на выходе 11 устройства.При выполнении центральным процессором ЭВМ операции "Чтение" иэ шинногоформирователя 2 происходит определение, по какому именно входу пришелсигнал с входа 3 сигналов, и автоматически осуществляется сброс триггера7 в нулевое состояние, что, в своюочередь, снимает сигнал запроса напрерывание с выхода 11 системного интерфейса ЭВМ,Таким образом, устройство можетработать в двух режимах: как устройство ввода дискретной информации, опрос которого производится в любоевремя по инициативе центрального процессора, и в режиме инициативной ра-.боты устройства, что позволяет посигналам от двухпозиционных датчиков,соответственно выбрать нужную подй 09 85119883 6 1, Устройство сопряжения, процессора с внешними устройстнами, содержащее .шинный формирователь, шифратор адреса и блок формирования ответного сигнала, выход которого является выходом устройства,для .подключения к входу ответа процессора, информационный вход шифратора адреса является входом устройства для подключения к адресным входам процессора, информационный вход-выход шинного формирона" 20 теля является входом-выходом устройства для подключения к шине данных процессора, запросный вход устройства для подключения к выходу внешне" го устройства соединен с информацион ным входом шинного формирователя, о тл и ч а ю щ е е с я тем,.что, с целью повышения пропускной способности устройства за счет работы как в режиме опроса, так и в режиме прерывания, оно содержит регистр, б.",х элементов ИСКЛЮЧАЮО 1 ЕЕ ИЛИ, четыре элемента ИЛИ, формирователь импульса, элемент задержки, д".,а триггера, три элемента И и бл к элементов И, выход которого со- З единен с входом-выходом устройства для подключения к шине данных процессора, запросный вход устройства для подключения к выходу внешнего устройства соединен с информацион. - 40 ным входом регистра и первым входом блока элементов ИСКЛЮЧАЮО 1 ЕЕ ИЛИ, нторой вход.и выход которога соединены соответственно с выходом регистра и входом первого элемента ИЛИ, выход 45 которого через Формирователь импульса соединен с входом элемента за" держки и тактовым входом первого триггера,выход которого соединен с первым входом блока элементов И и 5 р .первым входом первого элемента И, выход которого является выходом устройства для подключения к входу запроса прерывания процессора, вход сброса которого соединен с входом сброса 55 второго триггера, первым входом бло-. ка формирования ответного сигнала и первым входом второго элемента ИЛИ, выход которого соединен с входом сбропрограмму обработки полученного пре-. -рывания, т,е, обеспечить мультипрограммный режим работы и управлениянесколькими незанисимыми технологическими объектами от одной ЗВМ. формула изобретения са первого триггера, вход устройстнадля подключения к выходу записи процессора соединен с первыми входамитретьего элемента ИЛИ и второго элемента И, выход которого соединен спервым входом четвертого элементаИЛИ, вторым входом блока формированияответного сигнала н тактовьи входомвторого триггера, ныход которого соединен с вторым входом первого элемента И и вторым входом блока элементовИ, третий вход которого соединен стретьим входом блока формированияответного сигнала и первым выходомшифратора адреса, вход устройствадля подключения к выходу чтения процессора соединен с вторым входом третьего элемента ИЛИ и первым входомтретьего элемента И, выход которогосоединен с первым стробирующим входомшифратора адреса и вторым входом четвертого элемента ИЛИ, выход которогосоединен с четвертым входом блока формирования ответного сигнала, .пятыйвход которого соединен с вторым входом второго элемента ИЛИ, управляющимвходом ши ного формирователя и вторымвыходом шифратора адреса, второй стробирующий вход и третий выход которогосоедчнены соответственно с выходомтретьего элемента ИЛИ и вторыми входами второго и третьего элементов И,выход элемента задержки соединен свходом записи регистра, выход шинногоформирователя соединен с информационным входом второго триггера.2. Устройство по и. 1, о т л и -ч а ю щ е е с я тем, что,блок формирования ответного сигнала содержит.триггер, два элемента ИЛИ, формирователь импульса и элемент НЕ, выходкоторого соединен с первым входом первого элемента ИЛИ, второй вход и вы-,.ход которого соединены соответственнос первым входом блока формированияответного сигнала и входом сбросатриггера, выход которого является выходом блока формирования ответногосигнала, второй и третий входы которого соединены соответственно с первым и вторым входами второго элементаИЛИ, выход которого через формирователь импульса соединен с тактовым входом триггера, четвертый и пятый входыблока формирования ответного сигналасоединены соответственно с входомэлемента НЕ и третьим входом второгоэлемента ИЛИ,150983 Составитель М.Сорочанктор О.Головач Техред М.Моргентал рректор Т,Мал роизводственно-издательский комбинат Патент Уагород, ул. Гагар 1 О Заказ 1698 НИИПИ Госуд Тираз 571твенного комитета по изобрете 113035, Москва, %-35, Рауаск Подписноениям и открытиям при ГЕНТ СССая наб.д. М 5