Устройство для преобразования числа из системы остаточных классов в позиционный код
Похожие патенты | МПК / Метки | Текст | Заявка | Код ссылки
Номер патента: 1501280
Автор: Литвинов
Текст
2801015 20 2530т,А = =с;2 В, (1)1 сгде и - количество оснований Р, СОК,по которым представлено исходноечисло,ш = 1 1 од Р- количество двоичных разрядов для представления исходного числа в СОК по основанию Р,ближайшее большее целое;- 0 1 - значение двоичного разряда 3-го регистра;В ортогональные базисыСОК, являющиеся константами для выбранной совокупности оснований,35 4045 3 1501Изобретение относится к вычислительной технике и может быть испольэовано для перевода чисел из системы остаточных классов (СОК) в позиционный код.Целью изобретения является повышение быстродействия.На чертеже представлена схема устройства для преобразования цисла иэ системы остаточных классов в позиционный код.Устройство содержит вход 1 запуска устройства, группу сдвиговых регистров 2, блок 3 синхронизации, выход 4 устройства,группу блоков 5 памяти, блоки 6 элементов И, позиционный накапливающий сумматор 7 и группу информационных входов 8 устройства.Устройство работает следующим образом.Число в коде СОК через входы 8 заносится на сдвиговые регистры 2 группы, причем вычеты по каждому из оснований СОК заносятся в свой регистр 2, Работа устройства происходит по тактам, В каждом такте содержимое регистров 2 сдвигается вправо (в сторону младших разрядов) на один разряд, Алгоритм работы устройства может быть представлен в виде:1 о 8, Р, где Р = П Р ПричемС-.в каждом -м блоке 5 памяти хранятся константы произведения 2ВlВ первом такте по сигналу из блока 3 синхронизации производится выдача констант величиной 2В) изблоков 5 памяти параллельно и в случае открытых блоков элементов Игруппы - прибавление их к содержимому позиционного накапливающегосумматора 7, работающего по модулюР и осуществляющего одновременноесуммирование констант, В следующемтакте содержимое каждого из регистров 2 сдвигается на один разрядвправо и блок 3 синхронизации разрешает выдачу констант из блоков 5памяти.Работа устройства заканчиваетсячерез ш 4 тактов (где ш мбсМфСколичество двоичных разрядов дляпредставления числа по максимальномуиз оснований),Формула изобретенияУстройство для преобразования числа из системы остаточных классов в позиционный код, содержащее позиционный накапливающий сумматор, блок синхронизации, группу сдвиговых ре истров, группу блоков памяти и перньв блок элементов И, причем вход запуска устройства соединен с входом запуска блока синхронизации, выход которого соединен с входами разрешения сдвига сдвиговых регистров группы, информационные входы которых являются соответствующими информационными входами группы устройства, выход первого сдвигового регистра, группы соединен с первым входом первого блока элементов И, выход которого соединен с входом первого слагаемогоИэ выражения (1) видно, что устройство реализует операцию последовательного суммирования произведений ортогональных базисов на веса соответствующих двоичных разрядов, представляющих вычеты исходного числа в СОК,Группа блоков 5 памяти содержит ш = . и - констант разрядностью ) 50 55 позиционного накапливающего сумматора, выход которого является выходом устройства, выходы группы блока синхронизации соединены с соответствующими адресными входами блоков памяти группы, о т л и ч а ю щ е е с я тем, что, с целью повышения быстродействия, оно содержит с второго по и-й блоки элементов И (п - количество оснований системы остаточных классов), причем выходы сдвиговых регист150 1280 Составитель А.КлюевТехред ИДидыкКорректор М.Васильева Редактор И,Рыбченко Заказ 4891/56 Тираа 884 ПодписноеВНИИПИ Государственного комитета по изобретениям н открытиям при ГКНТ СССР 113035, Москва, Ж, Раушская наб., д. 4/5 Производственно-издательский комбинат "Патент", г.ужгород, ул, Гагарина,101 ров с второй по п - й группы соединены с первыми входами соответствующихблоков элементов И, выходы которыхсоединены с входами соответствующих слагаемых позиционного накапливающего сумматора, выходы блоиов памятигруппы соединены с вторыми входамисоответствующих блоков элементов И.
СмотретьЗаявка
4337158, 03.12.1987
ВОЙСКОВАЯ ЧАСТЬ 32103
ЛИТВИНОВ СЕРГЕЙ НИКОЛАЕВИЧ
МПК / Метки
МПК: H03M 7/18
Метки: классов, код, остаточных, позиционный, преобразования, системы, числа
Опубликовано: 15.08.1989
Код ссылки
<a href="https://patents.su/3-1501280-ustrojjstvo-dlya-preobrazovaniya-chisla-iz-sistemy-ostatochnykh-klassov-v-pozicionnyjj-kod.html" target="_blank" rel="follow" title="База патентов СССР">Устройство для преобразования числа из системы остаточных классов в позиционный код</a>
Блок буферной памяти для терминального устройства
Номер патента: 1633454
Опубликовано: 07.03.1991
Авторы: Боженко, Кондратов, Крот, Мешков
МПК: G11C 11/00
Метки: блок, буферной, памяти, терминального, устройства
...входам блоков 6, 1 О подклюцается 8 старших разрядов счетчика 3 в кацестве АС 1 - 8. По отрицательному фронту СА 81 (фиг. Зе) адреса столбцов заносятся в блоки 6, по СА 52 (фиг. Зк) - в блоки 10 и производится выборка этих блоков (фиг. Зз, м). По положительному фронту сигналов САЬ выходы блоков 6, 10 переходят в третье состояние.При наличии сигнала ЗП на входе 13 (фиг. 4 б) по сбросу сигнала АС 8 (фиг. 4 а) устанавливаются триггера 16 (фиг. 4 г) и 17 (фиг. 4 д). В блоках 4 и 10 начинают выбираться ячейки с адресом АК 8=1. По следующему сбросу сигнала АС 8 триггер 16 сбрасывается, в результате чего на выходе элемента И 19 устанавливается уровень 1 (фиг. 4 е), поступающий на элементы ИЛИ 8 и 9 и блокирующий дальнейшую запись в блоки 6 и...
Устройство для записи и контроля программируемых блоков постоянной памяти
Номер патента: 911613
Опубликовано: 07.03.1982
Авторы: Данилин, Пашкова, Попель, Хомутов
МПК: G11C 29/00, G11C 7/00
Метки: блоков, записи, памяти, постоянной, программируемых
...дешифратором 15 в позиционный код и вызывает считывание соответствующегослова в виде двоичного кода из блока 16,Отличия режима программирования от режима входного контроля следующие: добавление единицы в регистр 2 проводится по команде из блока 1, а, не из задающего генератора 5; один из каналов синхронизации выбирается для организации паузы после программирования, так как,например, биполярные схемы программируемых постоянных блоков памяти требуют значительную паузу после программирования каждого бита в режиме программирования в течение паузы проводится контроль правильности программирования в зависимости от типа схемы программируемого блока 12 после каждого бита или всего слова 1 задающий генератор необходим только для...
Устройство выборки адресов для блоков постоянной памяти
Номер патента: 748506
Опубликовано: 15.07.1980
Авторы: Гласко, Киселев, Култыгин, Степанов, Тарасов
МПК: G11C 8/00
Метки: адресов, блоков, выборки, памяти, постоянной
...элемен Ота связи между выходной шиной второйгруппы и второй входной шиной каждойпары входных шин, а знак "-" - наличие .резистивного элемента связимежду выходной шиной второй группы и 45первой входной шиной каждой пары входйых шин,Рассмотрим работу устройства выборки адресов (см. фиг. 1) при наличии диодного блока памяти 53, содер Ожащего 4 координаты. Х й 4 координаты У, что соответствует наличию 16 .адресов в блоке памяти ЬЗ.Пусть на входы формирователей 37-40и одновременно на входы формировате- улей 45-.48 подан код, соответствующийодной из строк матрицы Адамара, например, код 1111.Так как формирователи 37-40 би"йолярные, что означает наличие на одном выходе такого формирователя по-тенциала +Е, а на другом - потенциа"ла...
Устройство для программирования блоков постоянной памяти
Номер патента: 1418814
Опубликовано: 23.08.1988
МПК: G11C 17/00
Метки: блоков, памяти, постоянной, программирования
...и анализ очередного раз" ряда кода, считанного иэ блока 2 памяти. Если анализируемый разряд кода равен логической, то производится запуск формирователей программирующих импульсов блока 3, Амплитуда программирующих импульсов контролируется с помощью ЛЦП 5 и блока 10 сравнения. Если разрядность АЦП 5 равна 1 то число разрядов, хранимых в блоке 8 памяти слов, составляет 21. (нижняя и верхняя границыпо каждому контролируемому параметру). После окончания программирущцего импульса сигнал с Выхода преобраэова. теля 6 длительнос 1 и импульсов в напряжение через коммутатср 7 поступает на вход АЦП 5, Во:." че го результат50 з 14881 на выходе АЦП 5 сравнивается с содержимым блока 8 памяти с помощью блока 10 сравнения. Указанные действия...
Устройство для адресации контролируемого блока памяти
Номер патента: 1501068
Опубликовано: 15.08.1989
МПК: G06F 12/00
Метки: адресации, блока, контролируемого, памяти
...которые, поступая на адресные входы блоков 6 и 7 памяти, выбирают соответственно адресные последователь ности контрольных и фоновых ячеек, которые снимаются с информационных выходов блоков 6 и 7 памяти, проходят 1 ерез элементы И 8 и 9 и элементы 10 и 11 суммирования по модулю ив 4(с возможностью поразрядного инвертирования управляющими сигналами,поступающими на вторые входы элементов О и 1) и поступают соответственно на первую и вторую группывходов сумматора 12. Сумматор 12 вырабатывает результирующую последовательность адресов, Заполнение блоков6 и 7 определяет такие характеристики адресной последовательности, какобъем проверяемой памяти, убывающийили возрастающий характер последовательности, маскирование адресов,контроль...
Предыдущий патент: Преобразователь кодов
Следующий патент: Устройство для преобразования статистической структуры икм сигнала
Случайный патент: Однофазный нереверсивный шаговый электродвигатель