Блок буферной памяти для терминального устройства

СОЮЗ СОВЕТСКИХСОЦИАЛИСТИЧЕСКИРЕСПУБЛИК 9) Ш 4 51)5 б 1 С 11 00 ОПИСАНИЕ ИЗОБРЕТЕНИЯ ВТОРСКОМ ВИДЕТЕЛЬСТВУ ГОСУДАРСТ 8 ЕННЫИ КОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМПРИ ГКНТ СССР(71) Львовский политехнический институт им. Ленинского комсомола(54) БЛОК БУФЕРНОЙ ПАМЯТИ ДЛЯ ТЕРМИ НАЛЬНОГО УСТРОЙСТВА (57) Изобретение относится к вычислитель. ной технике и может быть использовано при построении бйстродействующих запоминающих устройств для обработки, ввода в ЭВМ и отображения графических изображений. Цель изобретения повышение Изобретение относится к вычислительной технике и может быть использовано при построении быстродействующих запоминающих устройств для обработки, ввода в ЭВМ и отображения графических изображений.Цель изобретения - повышение быстродействия устр йства и расширение его области применения за счет возможности сканирования как прогрессивной, так и телевизионной разверткой, а также хранения эталонного кадра одновременно с осуществлением операции считывание - запись.На фиг. 1 представлена функциональная схема предлагаемого устройства; на фиг. 2 - функциональная схема блока задания режимов работы; на фиг. 3 - временные диаграммы работы устройства; на фиг. 4 - временные диаграммы работы блока задания режимов работы. быстродействия и расширение области применения устройства за счет возможности сканирования как прогрессивной, так и телевизионной развертки, а также хранения эталонного кадра одновременно с осуществлением операции запись-считывание. Устройство содержит генератор тактовых импульсов, два счетчика адресов, блок управления записью-чтением, адресный коммутатор, две группы матричных блоков оперативной памяти, блок задания режимов работы и два элемента ИЛИ. Считывание-запись изображения производится за один кадр прогрессивной либо телевизионной развертки. Четные элементы разложения изображения за. носятся в блоки памяти одной из грпп, нечетные в блоки другой. Утройство может дополнительно хранить эталонное изображение. На время его считывания запись в блоки памяти блокируется. 4 ил. Устройство содержит (фиг. 1) генератор 1 тактовых импульсов, первый 2 и второй 3 счетчики адресов, блок 4 управления записью чтением, адресный коммутатор 5, первую группу матричных блоков 6 оперативной памяти, блок 7 задания режимов работы, первый 8 и второй 9 элементы ИЛИ, вторую группу матричных блоков 1 О оперативной памяти, информационные входы 11 и выходы 2, входы 13 и 14 записи и чтения. Количество блоков памяти в каждой из групп соответствует количеству информационных разрядов устройства.Выход генератора 1 тактовых импульсов соединен с входом первого счетчика 2 адресов, выходы которого подключены к адресным входам блока 4 управления записью-чтением, синхронизирующий выход которого соединен с входом второго счетчика 3 адре 1633454сов, выходы которого подключены к соответствующим информационным входам групп адресного коммутатора 5, вход управления которого соединен с выходом управления блока 4, а выход - с адресными входами блоков 6 и 10, информационные входы которых подключены к входам 11 устройства, выходы - к выходам 12 устройства, выходы выборки - к выходам выборки, соответственно, первому и второму блока 4. Входы записи блоков 6 подключены к выходу второго элемента ИЛИ 9, блоков 10 - к выходу первого элемента ИЛИ 8. Первые входы элементов 8 и 9 соответственно подключены к первому и второму выходам записи блока 4, вторые - к первому управляющему выходу блока 7 задания режимов, второй управляющий выход которого соединен с информационным входом коммутатора 5, синхронизируюший вход - с выходом старшего разряда счетчика 3, а входы записи и чтения -- соответственно к входам 13 и 14 устройства.Блок 7 задания режимов работы содержит (фиг. 2) триггеры 15 - 17, элементы ИЛИ 18 и И 19. На вход установки триггера 5 и первый вход элемента ИЛИ 18 е входа 13 устройства поступает сигнал записи Зп, на второй вход элемента 18 - с входа 4 сигнал чтения Чт. На синхровхо. лы триггеров 16 и 7 поступает сигнал синхронизации блока. Сигнал с выхода элемента И 9 церез первый управляющий выхол блока поступает на вторые входы элементов ИЛИ 8 и 9, с выхода триггера 17 церез второй управляющий выход блока - на информационный вход коммутатора 5. На фиг. 3 обозначены: а - выход младшего разряла первого счетчика 2 адресов; б - сигнал модификации в орого сцетчика 3 адресов; в выход младшего разряда сцетцика 3; г - управляющий сигнал на входе коммутатора 5; д, е - первая группа сигналов выборки, соответственно, КА 51 и СА 1; ж - выход записи %Е блока 4 управления записью-чтением; з - процесс поступления информации на выход матричных блоков в оперативной памяти; и - л - вторые сигналы выборки и записи, соответственно КА 52, СА 52, ВЕ 2; м - поступление информации на выход блоков 10 памяти; и - последовательность поступления информации на входы 11 устройства; о - считывание информации с выходов 12.На фиг. 4 обозначены: а - выход старшего разряда АС 8 второго счетчика 3 адресов; б - выход ЗП на входе 13 устройства; в - сигнал ЧТ на входе 14 устройства; г - инверсный выход триггера 16 блока 7; д - выход триггера 17, подклюценный ко второму выходу блока 7 и являюшийся сигналом адреса АК 8 для блоков 6, 105 10 15 20 25 30 35 40 45 50 55 памяти; е - выход элемента И 19, подклюценный к первому выходу блока 7 и являющийся сигналом блокировки записи в блоки 6 и 10.Устройство работает следующим образом, Выходным сигналом генератора 1 тактовых импульсов запускается первый счетчик 2 адресов (фиг. За). Выходные напряжения счетчика 2 поступают на адресные входы блока 4 управления записью-чтением. К фронтам сигналов счетчика 2 привязаны генерируемые блоком 4 сигналы выборки н записи, поступающие с периодом 300 нс, а также сигналы модификации второго счетчика 2 адресов и управления адресным коммутатором 5. Сигналы выборки и записи второй группы сдвинуты относительно соответствующих сигналов первой группы на 150 нс. Тем самым при длительности выборки матричных блоков 6, 10 оперативной памяти 300 нс обеспечивается длительность обработки ПЭЛ в 150 нс.По переднему фронту сигнала с выхода синхронизации блока 4 (фиг. Зб) модифицируется второй счетчик 3 адресов (фиг. Зв). По сосстоянию 0 сигнала на управляющем выходе блока 4 (фиг. Зг) коммутатор 5 подключает к адресным входам блоков 6, 10, 7 младших разрядов счетчика 3 в качестве АК 1 - 7 и второй управляющий выход блока 7 в качестве АК 8. По отрицательному фронту сигнала КАЬ (фиг. Зд) строчный адрес заносится в адресные регистры блоков 6. По отрицательному фронту КА 52 (фиг. Зи) этот адрес заносится в блоки 1 О. По состоянию 1 на управляющем входе коммутатора 5 к адресным входам блоков 6, 1 О подклюцается 8 старших разрядов счетчика 3 в кацестве АС 1 - 8. По отрицательному фронту СА 81 (фиг. Зе) адреса столбцов заносятся в блоки 6, по СА 52 (фиг. Зк) - в блоки 10 и производится выборка этих блоков (фиг. Зз, м). По положительному фронту сигналов САЬ выходы блоков 6, 10 переходят в третье состояние.При наличии сигнала ЗП на входе 13 (фиг. 4 б) по сбросу сигнала АС 8 (фиг. 4 а) устанавливаются триггера 16 (фиг. 4 г) и 17 (фиг. 4 д). В блоках 4 и 10 начинают выбираться ячейки с адресом АК 8=1. По следующему сбросу сигнала АС 8 триггер 16 сбрасывается, в результате чего на выходе элемента И 19 устанавливается уровень 1 (фиг. 4 е), поступающий на элементы ИЛИ 8 и 9 и блокирующий дальнейшую запись в блоки 6 и 10. Тем самым в ячейки памяти блоков 6 и 10 по адресам АК 81 заносится последний, с момента появления ЗП, кадр, После этого он начинает считываться на выходах 12 устройства вплоть до сброса ЗП. По сбросу же ЗП по адресам АК 8=0 продолжается запись-считывание текущих кадров, а по адресам АК 8=1 хра 1633454Формула изобретения нится стоп-кадр. По сигналу 4 Т (фиг. 4 в) синхронно окончанию кадра (сбросу АС 8) элементы ИЛИ 8 и 9 блокируют прохождение сигналов записи на блоки 6 и 1 О, на шине АК 8 устанавливается 1 и информация о кадре, заполненном по предыдущему сигналу ЗП, начинает поступать на выходы 12. Так, блок 7 и элементы 8 и 9 обеспечивают запоминание и считывание стоп-кадра из ячеек блоков 6 и 10 по адресам АК 8=1.В режиме записи-считывания на входах 13 и 14 устройства установлен уровень 0. Соответственно 0 установлен на управляющих выходах блока 7. Элемент ИЛИ 8 передает сигнал %Е 2 (фиг. Зл) на входы записи блоков 10, элемент ИЛИ 9 - сигнал %Е 1 (фиг. Зж) на входы записи блоков 6. Поступающая на входы 11 устройства информация (фиг. Зн) заносится согласно фиг. 3 следующим образом - нечетные ПЭЛ в блоки 10, четные - в блоки 6. При этом на выходы 12 поступает информация о предыдущем кадре (фиг. Зо) Ячейки блоков 6 и 10 с адресом АК 8=1 не выбираются.При установке 1 на входе 13 состояние 1 устанавливается на выходе триггера 1 5 и элемента ИЛИ 18 блока 7. По установке 0 на выходе старшего разряда счетчика 3 на инверсном выходе триггера 16 устанавливается 0, на прямом выходе триггера 17 - 1, а триггер 15 сбрасывается. На выходе триггера 16 формируется импульс, длительность которого соответствует длительности кадра. С выхода триггера 17 уровень 1 поступает на информационный вход коммутатора 5 в качестве АК 8. Тем самым в ячейки памяти блоков 6 и 10 по адресам АК 8=1 заносится последний, с момента появления сигнала Зп кадр, после чего на выходе элемента И 19 устанавливается 1, которая передается на выход элементов ИЛИ 8 и 9 и поступление сигналов ФЕ блокируется на все последующее время нахождения 1 на входе 13, что необходимо для отображения и контроля записанного кадра. По сбросу сигнала Зп вновь устанавливается АК 8=0 и снимается блокировка сигналов %Е, устройство переходит в режим записи-считывания, а по адресам АК 8=1 хранится запомненный кадр. При необходимости его считывания на входе 14 устанавливается 1 , после чего одновременно блокируется прохождение сигналов %Е и на шине АК 8 устанавливается 1. Информация о запомненном по сигналу Зп кадре начинает поступать на выходы 12. Требование регенерации информации в блоках 6 и 10 обеспечивается перебором адресов АК - 7 в течение строки кадра развертки за 64 мкс. 25 30 35 40 45 50 55 Таким образом, в предлагаемом устройст. ве осуществляется задержка иэображения на один кадр при периоде ввода ПЭЛ 150 нс с длительностью выборки элементов памяти 300 нс с одновременным хранением и, при необходимости, индикацией эталонного кадра.Если в прототипе осуществляется ввод ПЭЛ с периодом, вдвое меньшим, чем период выборки памяти за счет скани ования изображения в течение двух полукадров, то в предлагаемом устройстве за счет изменения организации памяти это сканирование осуществляется за один кадр, чем и достигается повышение быстродействия устройства в 2 раза. Одновременно этим достигается возможность сканирования как прогрессивной, так и телевизионной разверткой, а также хранения эталонного кадра одновременно с осуществлением операции считывание-запись, чем достигается расширение области применения устройства. Блок буферной памяти для терминаль. ного устройства, содержащий генератор тактовых импульсов, первый и второй счетчики адресов, блок управления записью- чтением, адресный коммутатор и первук группу матричных блоков оперативной памяти, информационные входы которых являются информационными входами блока, информационные выходы матричны блоков оперативной памяти первой группы являются информационными выходами блока, адресные входы матричных блоков оперативной памя. ти первой группы поразрядно объединены и подключены к выходам адресного коммутатора, управлякший вход которого соединен с первым выходом блока управления записью-чтением, выходы первой группы которого соединены с входамн выборки матричных блоков оперативной памяти первой группы, информационные входы первой и второй групп адресного коммутатора соединены соответственно с выходами младших и старших разрядов второго счетчика адресов, счетный вход которого соединен с вторым выходом блока управления записью- чтением, адресные входы которого соединены с выходами первого счетчика адресов, счетный вход которого соединен с выходом генератора тактовых импульсов, отличающийся тем, что, с целью повышения быстродействия блока и расширения его об. ласти применения за счет возможности сканирования как прогрессивной, так и телевизионной развертки, а также хранения эталонного кадра одновременно с осуществлением операции считывание-запись, в него введены блок задания режимов работы, первый и второй элементы ИЛИ и вторая группа матричных блоков оперативной па1633454 Фиг. 1 мяти, информационные входы и выходы которых подключены к информационным входам и выходам матричных блоков оперативной памяти первой группы соответственно, входы выборки матричных блоков оперативной памяти второй группы соединены с выходами второй группы блока управления записью-чтением, адресные входы матричных блоков оперативной памяти второй группы подключены к соответствующим входам матричных блоков оперативной памяти первой группы, входы записи матричных блоков оперативной памяти второй группы объединены и подключены к выходу первого элемента ИЛИ, первый вход которого соединен с третьим выходом блока управления записью-чтением, четвертый выход которого соединен с первым входом второго элемента ИЛИ, выход которого соединен со вхо.дами записи матричных блоиев оперативной памяти первой группы, второй вход второго элемента ИЛИ соединен со вторым входом первого элемента ИЛИ и подключен к первому выходу блока задания режимов работы, входы записи и чтения которого являются соответствующими входами блока, 10 вход синхронизации блока задания режимовработы подключен к выходу старшего разряда второго счетчика адресов, второй выход блока задания режимов работы соединен с информационным входом адресного комму татораСоставитель В Фокина Редактор С. Патрушева Техред А, Кравчук Корректор О. Кравцова Заказ 620 Тираж 349 Подписное ВНИИПИ 1 осударственного комитета по изобретениям н открытиям цри ГКНТ СССР 113035, Москва, Ж - -35, Раушская наб., д. 45 Производственно. издательский комбинат Патент, г, Ужгород, ул Гагарина, 1 О 1